以verilog來實做JPEG2000的DWT部分

alias

如題，目前遇到幾個問題想要請教：
/ v' _: ]3 v7 g$ Q/ J! f! d首先，架構用的是lifting scheme，如圖

8 V; G! z+ y* }4 S* G) u
; T, C% a3 b& u& j; _* c第一個問題：
關於delay register的問題，如圖

經過delay register的資料都會延遲一個時脈。
$ b! M- b; S0 l) _要怎麼樣設計才能讓它呈現以下的順序：
in_even[3:0] | 1                | 2              | Delay register
( u" f7 O+ h! F" U' F) I; s---------------------------------------
1 [/ g# T! L6 S0 xin_even[0]     in_even[0]                x   in_even[0]
" I( [3 q% s, a3 i" V9 F; L  Din_even[1]     in_even[1]  in_even[0]  in_even[1]
6 f. t4 v% w0 @* |' z+ Bin_even[2]     in_even[2]  in_even[1]  in_even[2]
in_even[3]     in_even[3]  in_even[2]  in_even[3]
% W. f7 j# `, S5 B  \4 Oin_even有4bit，依序輸入1bit，第2條路徑所收到的值會存在Delay register，延遲一個時脈之後再輸出
原本是用兩個D-FF來做，但是結果總是怪怪的.....

第二個問題：
9 a4 r- D3 w( @! w想請教圖中的加法器與乘法器要怎麼實作。
7 Z- ]& S  ?9 `( _" j1 n/ j我原本是使用以IEEE 754為標準的單精確度加法器與乘法器(32bits)，
但是總覺得怪怪的，畢竟輸入的資料也才8bits，分成奇偶之後各4bits，
7 s: M. e% x% G8 e- x' B如果以32bits的加法器與乘法器去跑，跑完資料量不就大增？
9 Q. O9 d& C% x$ y. o/ R. G
+ a3 ?/ z  b5 W5 U
以上兩個問題，希望有實作過的人或是知道的高手指點一下

masonchung

1.你的 even /odd 觀念有誤
7 Z$ \2 b$ l9 l7 E# M% }) k2.實做的加法/乘法器是要做有限精確度分析的

alias

可以請你再說明的清楚一點嗎？這樣子我看不是很懂你的意思...

masonchung

even /odd 都是8-bits
硬體實做對於程式浮點運算部份是要做精確度取捨