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IC layout interview 常被問到的問題

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1#
發表於 2008-1-19 21:03:03 | 顯示全部樓層

回復 1# 的帖子

我覺得 ESD / Latch-up 還有 MOS Cross Section% n# @( r' V1 R8 n$ _
這些都是很常考的問題' Q& i. ]0 }$ ^: C$ V1 K

3 i- f+ O; P' v不過上次我朋友去面試  他對主管說 他會畫
) ~9 Z$ l& _- \1 XBandgap/LDO/還有 Charge pump這些類比電路的Layout, T; ]# u7 n9 ^/ B) `8 p/ i

) Q2 b0 J2 J. U2 N# s1 }. ~. }結果被那個主管 批評  那只不過是 DC to DC converter而已' l7 |6 m! h5 I) z# y# {, o
不是類比電路, 我疑惑了  POWER IC 難道不算是類比電路嗎?0 y9 @) C  l/ K* h3 w- b& }. [
8 L* a' g. v. v# O( _4 q7 Q
難道 LCD Driver 或是 RF IC/ PLL /DLL  ADC DAC 的 Layout8 E$ v7 m$ r8 h7 S3 b
畫法考量  與 Power IC的畫法有很大的落差嗎?
2#
發表於 2008-2-5 20:05:22 | 顯示全部樓層

回復 1# 的帖子

後續我朋友還有一些面試的經驗
  L# m3 ~2 U3 F1 w8 D8 O面試者除了會問它  MOS剖面圖  LATCH-UP  ESD之外
0 t+ u9 N% M* L& M& y: l1 d- g& Y- O4 v9 y8 G
還有問 電晶體工作的三個區域: A! u! {' n. |
畫出 Id v.s Vgs  ,  Id v.s Vds的曲線
, w7 `/ H" p' I/ H( }' n並且解釋 整條電流曲線的部份  各落在哪些區域( e' x+ [# t4 F8 L' |* L+ h
也有問MOS 的 Source跟Drain 是由什麼來決定的?' z0 E5 n  O( i5 [: \8 J4 p
所以面試者除了基礎的電晶體特性曲線要懂之外4 `4 B* P7 _  [! X+ M0 X
也需要了解一些半導體製程的知識
3#
發表於 2008-3-20 08:42:27 | 顯示全部樓層

回復 8# 的帖子

我的想法是  雖然 I-V Curve與 LAYOUT不太關聯
0 W- w4 a8 m. J! x3 V7 |2 v但是依舊是 電路 common sense的問題....
# ^* o# o; z9 {3 Q畫不出來  可能代表 連 電子學 元件的部份的理解能力都不夠..
+ a- N5 r7 g. W6 ]我會覺得 LAYOUT 工程師 還是得懂一些電路基本原理" ?( E% x# @) K
不然有時候 RD不夠強的時候   電路一開始就設計出很明顯的錯誤3 ?$ m0 r6 m4 [9 |1 y/ l
你也沒辦法看出來.
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