IC layout interview 常被問到的問題

egg

小弟不才....列舉幾個在面試時
1 H- {& V. E1 Z7 I9 D' H主管常會問到的幾個專業相關知識
供想從事IC layout工作的朋友參考

1. inverter layout圖 & 截(剖)面圖
    尤其是後者...幾乎很多家公司都會要人把整個剖面圖給劃出來
2 @1 Y6 T$ a' K( E3 V    還遇過更誇張的...連body contact也要標示出來 = =
2. 何謂ESD...如何改善ESD
3. 何謂latch-up....怎預防latch-up現象

6 y; z3 _+ M# k, t1 y4 W9 e最後....雖然這不常見
" ^, I- y9 v  J0 J還是提醒一下大家
- ^3 r5 K$ h! P與主管面試時...不管怎樣
# g! X6 Y' u/ D3 b# u都要裝的非常積極主動(先混進去那家公司再說 ^^")
不然就算你專業那方面過了
主管也會覺得你工作的態度可能會不好
# S/ j# U  @' s  w) O8 C; f而不予錄用
0 V6 C7 o! W- T$ E9 U  d
: H- B0 I0 t' b0 z8 i6 n; j希望這些能幫到大家 ^^

egg

其實以新人來說
回答這類問題並不用太傷腦筋
2 l2 Z& _. p1 |4 ?" r主管是要看你了解這東西的程度
! ~8 ]/ Q1 Z% c7 X' U8 {提供個答案供大家參考
ESD 是靜電放電沒錯
; ]9 d2 K% \# A& u: L$ c不過可以提一下它有哪幾種發生的機制
ESD 共有三種機制需要測試
9 m: ~0 Z' b' ^4 l! V7 R) v分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)
預防對策則為...
power & ground pin 使用 power clamping
+ \; q& y+ P& sI/O pin 做 ESD protect device
+ b: f7 S' T/ L* U) jinternorl circuit 有接到pad path 的mos....drain端做ESD rule放大
8 @& D* L8 j1 l$ W- E3 ~
+ T9 V" }' k9 o6 b: t1 q3 C6 rLatch-up 可以用簡單的話來解釋
( `) @3 U- N# c/ ]+ ?$ a1 d; {power & ground path 寄生BJT形成SCR電路
經由電源擾動....產生大電流的拴鎖現象
造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)
ESD討論版有篇關於latch-up的文章
可以view一下剖面圖跟等效電路圖
  a2 `: d, m6 E! |' i由剖面圖跟等效電路圖就能推敲出
  g  q+ v( B- V0 M# F" Xlatch-up該怎預防
1.盡可能補上well-contact以及subtract-contact
  其用意是為了降低Rw跟Rs的阻抗.
2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開
  g( v2 P2 i4 s0 ]: M   並且保持gurdring的完整.
3 T4 i2 a  S9 p% R" E2 S, {% p2 n  M2 [   (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )
1 W9 k( `% \- V, U
若有解釋錯誤或是哪不夠詳細的
歡迎大家一起討論 ^^

PS: latch-up比較常發生在pad週遭....內部電路比較少發生
; f# z: S; c' C       個人是認為...ESD發生時也有可能引起latch-up
       不知大夥的見解為何?!