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樓主 |
發表於 2007-10-27 03:19:11
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其實以新人來說
. l6 p, q2 J' Z+ O6 h& p回答這類問題並不用太傷腦筋
8 c7 z1 \0 l# d; I* k4 z4 f% X5 X主管是要看你了解這東西的程度" B, u" N/ O4 d
提供個答案供大家參考
. l1 D& n6 M1 e4 V4 x4 yESD 是靜電放電沒錯
- c' e! X4 |; l$ f不過可以提一下它有哪幾種發生的機制
- k! R, k( e( v: i- q7 H. YESD 共有三種機制需要測試0 g% o* m$ c3 e: {- P
分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)
+ M2 J% k) _% l預防對策則為... t1 {2 |* }' ~6 s4 H$ t
power & ground pin 使用 power clamping
2 Q1 j5 _' Z- I) PI/O pin 做 ESD protect device+ m) v1 R, C" Y0 |$ Y
internorl circuit 有接到pad path 的mos....drain端做ESD rule放大
/ Y/ m7 Y: }; H% g, @6 z
/ f0 n& F- g+ d- G& j/ FLatch-up 可以用簡單的話來解釋& z5 d1 H, E" y4 r
power & ground path 寄生BJT形成SCR電路6 c' e1 T. g' y/ c5 {) _
經由電源擾動....產生大電流的拴鎖現象
8 Q$ q* @, J( ^/ l) X; J1 r3 a. e+ r+ B造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)
; S* b1 _& r; x, R/ k: HESD討論版有篇關於latch-up的文章2 p, h. {& d- ]* h
可以view一下剖面圖跟等效電路圖& y$ r+ z# Q9 r' p
由剖面圖跟等效電路圖就能推敲出
& w. z" I- U* u. nlatch-up該怎預防
) r$ i" O, q5 ]* q2 C1.盡可能補上well-contact以及subtract-contact9 R# t8 h7 r: ?
其用意是為了降低Rw跟Rs的阻抗.
" p" T% h, d& G6 C2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開
9 G% Y7 A0 i5 D, M 並且保持gurdring的完整.
' }1 _5 d. J& H' t (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )) }6 L% ^- h- S5 e% }1 m9 k
6 Z& b7 A& [! P: k8 N若有解釋錯誤或是哪不夠詳細的
. w) S1 V. I, n" W% e歡迎大家一起討論 ^^
! |, c' B& v' ^/ y- ~- e5 @
/ s K8 |3 k& FPS: latch-up比較常發生在pad週遭....內部電路比較少發生
/ X. K5 Q" n1 [/ ? 個人是認為...ESD發生時也有可能引起latch-up
8 ~( i ?- \/ o# m; b. S 不知大夥的見解為何?! |
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