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樓主 |
發表於 2007-10-27 03:19:11
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其實以新人來說
2 b; I8 i. u- C: Z) {回答這類問題並不用太傷腦筋6 n. \: i2 ^ g6 J
主管是要看你了解這東西的程度
! n6 I# G: i. Q1 e提供個答案供大家參考! h% S8 S# O) L
ESD 是靜電放電沒錯
4 l) D; @# _7 B不過可以提一下它有哪幾種發生的機制
" Y6 Y9 t) u% h. IESD 共有三種機制需要測試+ j* R* m3 O. b% u: @& X8 K
分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)0 U+ \" D" s& j
預防對策則為...4 R' ^6 b& e9 J! i" Y T7 W+ t
power & ground pin 使用 power clamping( e2 \: r9 L3 x8 l! Q3 [
I/O pin 做 ESD protect device
0 m1 ?" y, V& L& K) _7 binternorl circuit 有接到pad path 的mos....drain端做ESD rule放大! p0 n' ^. @0 x* h) i4 p' G
4 J0 Z: G( g3 \6 A xLatch-up 可以用簡單的話來解釋
2 r8 c: u$ z4 ]power & ground path 寄生BJT形成SCR電路4 f ~; `& A Z( `& Y/ V. x
經由電源擾動....產生大電流的拴鎖現象4 l& [& b% ~, q8 T9 P" r/ ?3 `/ R
造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)$ ^1 y& S* ?. ]7 h) C( |6 f+ i
ESD討論版有篇關於latch-up的文章$ o4 z+ n% G$ v2 z1 v7 `( {3 m U
可以view一下剖面圖跟等效電路圖
6 h% A& k5 m1 E& V3 B& g! T由剖面圖跟等效電路圖就能推敲出
3 H" Q8 F+ Y- H0 z" D& j3 nlatch-up該怎預防' ~; h" h# C5 x* o8 W& R
1.盡可能補上well-contact以及subtract-contact
+ ]. K6 \9 @1 q 其用意是為了降低Rw跟Rs的阻抗.0 l; Q& D9 D) {2 r
2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開4 p& E" B# U; Z8 B- F8 f# G9 [/ V
並且保持gurdring的完整.$ f' W0 Y+ D" d
(p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )
* J" ~/ }* d0 {* w, e0 ^+ @7 T6 T; d& @" ^: \+ c
若有解釋錯誤或是哪不夠詳細的6 @& W9 B( S6 x' I7 a
歡迎大家一起討論 ^^: g) K% \0 h- n: j5 g# C
' R V8 O' }: U, E$ C( g; h
PS: latch-up比較常發生在pad週遭....內部電路比較少發生3 j0 k# R( N1 w1 v1 I
個人是認為...ESD發生時也有可能引起latch-up
! J% a- r8 t# E- s1 h I 不知大夥的見解為何?! |
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