Verilog用for語法寫合成，不可行嗎?

walltsou

開發程式使用for語法寫出可合成單元，在主管知道後下令不准用。因為此事件我也離開此部門。我想知道的是for語法合成會有問題嗎?
此事已經多年，我就純技術上想知道結果。

jinkun

以我的看法是可行的，但是for的使用會大量消耗你的FPGA硬體資源以及速度，所以不建議使用！

walltsou

我是認為合成的出來，只要驗證有穩就行了。無奈人事之間的問題並非技術可解，他要你走就是用這種理由，上層也信。後來我轉部門，還封殺我碰硬體。今年他終於離開公司，那個演算法公司仍無人解。我只是做個準備，問問有無問題吧了。

waynez

這是絕對可以的，synthesis只是把妳寫的for給展開來而已

masonchung

很多公司都有這種欺下瞞上的小主管阿

lkbinbin

for语句太占资源，假如你用for来循环100次，综合出来的结果就有100个相同的硬件 资源，我是这样理解的，请各位大大们指点迷津！！

addn

您好
& a/ C5 P$ O. q% S你的設計,本來不就是會有100個相同的硬件嗎
" ?) r0 \$ h. Y, ]) s# g那麼用for可以簡化描述,用for 寫出的源碼可以比較簡潔
, v) `7 g+ v- T! U$ R
% V8 h4 U5 C8 H- g$ L) f  B* ]" j假設你的設計會佔50% 的資源
那麼用for的寫法,要100行的源碼
不用for可能要1000行
$ y3 x5 Y5 k" R& M
一樣的功能,佔相同的資源

walltsou

認同。
# e4 v9 x4 J4 c9 b6 N之前那件事，主管確實就是我要用if寫。
可是我是覺得那是無重覆使用的程式碼。可以改為具有規則性的for描述。
不過，個人認知是：
: C5 {3 G" C* i8 l每天都在用Compiler，不管是C/C++或是Verilog/VHDL，都只是在用Compiler。
Compiler不好，不能限定人的思考。被語法限定了，那就被束縛了。
3 K9 P: |' z+ m9 w6 n5 X! v1 `只要一天用電腦，就不可能不用電腦語言。要善用電腦，就要了解Compiler原理。
) @: W, E# M. ]這是我做電子時的認知，只是當時不被認同。

michael6172

但是Verilog屬硬體描述語言,所以要以硬體的想法去寫,若把Verilog當成程式語言來寫,只會多出一堆不必要的邏輯,因此才發展出DSP for VLSI 阿....,所以禁用for,改以DSP來設計for的硬體
' X. s) V' `, |2 @. d
% \7 u* c9 K& Y/ _% b# J/ O) v5 Q# |. np.s. 此DSP 為 Digital signal processing

walltsou

Compiler只是把程式轉成可以執行的機器碼。轉成電晶體結構檔，也是一種機器碼。只是電晶體結構檔無法像電腦程式一樣載入執行，要經由電子程序實現。
只是HDL主要是描述平行處理結構的語言，而Verilog僅採用C的語法表示。確實很多生手以為是電腦C語言。
以電腦一次執行一個指令的方法來寫HDL，一定是寫不好。
; q6 F8 Z3 J+ j5 ?  tfor對我來說，只是一個具索引描述。又不會一行行執行，本就是處理平行結構的事。
如果對for有意見，請提出會出問題的地方，像是容易誤用等等的例子。
不然只是一再重覆"工具限定人之思考"的框框中。