90nm SAR ADC leakage issue

pennyddt

4 W& N. M- g  H
: @7 n# y' a3 f9 c/ _- H- n小弟第一次發文如有觸版規，請版大移除謝謝～～另沒有混模設計的版，故在此版發文^^

8 k4 B, X$ e; l* o  m; R/ w因沒有90nm的設計經驗想請問各位前輩，而目前規劃需要low power且在stand by下的時間長
$ S3 `; I0 G% d那些電路需要針對leakage的問題去做改善呢？
0 K* n7 d( y' q, X0 H, O+ R: A另有改善對策嗎？(如有相關paper可以study，麻煩告訴我paper篇名即可)
7 H6 ?( X, P0 z- N) N9 t6 @


目前想使用的架構：single end charge redistribution SAR

架構電路：
$ E' L+ y" I" x/ M8 D3 p( H, W" o1.比較器
2.SA暫存器
. Q/ X) \6 E  ]0 g3 q1 `2 c4 G: d2 p3.sample&hold
/ i) c; l1 [! J8 a: d# ^. C4.charge redistribution DAC(switch capacitive電路)
* c4 Q- ]- `" m6 a
ADC規格：16KS/s以下,10bit以下,約1V電壓


謝謝大家耐心觀文 ！！任何想法歡迎發文討論喔～～^^

pennyddt

jameson2大～～謝謝你的分享！！我再study一下該份paper ^^

jameson2

可以參考IEEE之"A 65-fJ Conversion-Step 0.9-v 200-kS s Rail-to-Rail 8-bit Succexxive Approximation ADC" 架構跟你所要求的大致是相同的^^..，小弟之前也是做0.9V-10bit的SAR，在leakage的部分比較注意的是register的部分，尤其是長時間stand by，static Leakage,static Power 都要注意(修改放電路徑)，比較器的部分則是注意Charge jection，小弟的一些想法和經驗，希望對您有幫助囉~~