一些Layout的問題

finster

我是在一篇paper中看到的,不過這篇paper不知被我放在那裡了
' l0 Z6 e4 t& H0 l9 b6 i  }另外,你所引用的教課書的公式應是Razavi那本"Design of Analog CMOS Integrated Circuits"中第13章的吧
) ?8 L- d$ \& N書上是先決定BJT的顆數比,然後再求出相對應的電阻比例值,同時書上並沒有說明何者為最佳值
我記得我看過的那篇paper是針對如何從現有的公式中,利用統計的數學運算式來決定出最佳化的bandgap電路
4 {* V0 |2 B2 j; Y+ u: N$ W其中有提到BJT的比例值為8:1,且BJT的size為emitter area=10*10um^2可得到最佳的溫度係數
/ L! c4 L! w$ ~/ ]9 q7 V  h7 j然後依照這個比例值,再去決定相對應的電阻值,可設計出跟溫度幾近完全無關的bandgap voltage
" _* h2 I5 }. [$ Y所以,我看過不少其他家公司所設計的bandgap circuit,BJT的比例值為8:1,且size幾乎都是emitter area=10*10um^2,較少看到其他不同size的BJT
8 s) l$ Z0 D) d6 @

+ y8 Y9 G2 u1 ~: n! _* m7 q  c

原帖由 blueskyinair 於 2007-9-5 02:27 PM 發表
! d8 x1 b- T/ G7 B0 L# _
5 I# X) }8 S# y4 J; \
根據教課書的推導
Vref=A1*Vbe+A2*VT*lnN
' e+ \& ]! V! u4 j6 D+ ZdVbe/dT=-1.5mV/K
dVT/dT=0.087mV/K
假設Vref與T無關,且A1=1
推得A2*lnN=17.2
7 ]& X, Y$ Q& M% X: t其中並沒有說9顆BJT為最佳,甚至教課書中以31顆做為範例
* R( G5 @) a0 ^" p" [& T! B' G請問f大是在哪裡看到" ...

Oo海闊天空oO

原帖由 blueskyinair 於 2007-9-5 02:27 PM 發表


: Q8 u3 ^3 c# S9 L: F2 s2 o根據教課書的推導
3 R4 V# ^% o' u( i8 XVref=A1*Vbe+A2*VT*lnN
dVbe/dT=-1.5mV/K
dVT/dT=0.087mV/K
3 x9 O: W- ]- r) `假設Vref與T無關,且A1=1
推得A2*lnN=17.2
其中並沒有說9顆BJT為最佳,甚至教課書中以31顆做為範例
; o0 v% U+ q5 F請問f大是在哪裡看到" ...

/ a" Z+ M5 x/ f$ i& c6 e; o3 n) I$ T
# d0 |9 g! C! W) R: [其實我絕得並沒有限定說..BJT的數量一定要是8:1...
但是以我自己的想法來看...
畫成九宮格形式的原因..
) k: L3 J7 b/ X2 P2 B) m; E& u我想大概是溫度變化會較一致....
1 M# W3 w6 ^2 z" c4 Y因為bandgap最重要的就是溫度變化的問題...
. u& U5 J5 A" Q7 T% b& g用九顆...我想是最能達到matching的效果...
5 t) K3 B: w, m這是我個人的想法...
2 I( ^) R; s$ y' q" P
但是不知道副版說的理論基礎是如何

blueskyinair

原帖由 finster 於 2007-9-4 10:09 PM 發表
依照bandgap circuit的理論推導,所需的BJT顆數是9顆為最佳的理論基礎,而9顆的BJT的畫法之中,以正方法為最佳的畫法,故而在bandgap電路中才會有九宮格的畫法之說,所以,很多教科書並沒有提及為何bandgap電路的layout畫法中,BJT要畫成正方形,只交待要畫成正方形(九宮格)是最佳的,那是因為它省略了理論推導的緣故...

根據教課書的推導
Vref=A1*Vbe+A2*VT*lnN
dVbe/dT=-1.5mV/K
. h' A; ]6 R, m9 ~dVT/dT=0.087mV/K
假設Vref與T無關,且A1=1
6 J; W& U  }  G9 c6 _推得A2*lnN=17.2
- ?3 H2 Q, ^  l% n9 q其中並沒有說9顆BJT為最佳,甚至教課書中以31顆做為範例
' _  c; Q3 t3 e- h; P5 a請問f大是在哪裡看到"BJT顆數是9顆為最佳"的理論推導呢?
5 l+ R- o3 u6 D/ ?9 I/ m  I0 F謝謝

finster

我是以類比電路設計工程師的角度來回答幾個問題

1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)會有什麼影響??

, K7 R" T. u# u6 f基本上這要看類比電路的屬性以及電路設計者的角度來決定,因為惟有設計者才最知道那些電路是最靈敏且必需小心的,例如有些地方是絕對嚴禁作跨線的動作,如VCO電路,OP Amp的input端的元件等,有些如buffer,current source等,在必需有最小的chip area size的考量下,跨線就變成不得不為的妥協作法
& @) h# {7 ]9 F0 [% D/ I/ x故而,跨不跨線的決定權在類比電路設計者,如果chip出了問題,那類比電路設計者就要扛下所有責任,如果類比電路設計者要求layout作某些配合但layout卻沒有遵從,那chip出了問題就變成layout的責任了,所以,這種問題,還是問原設計者比較保險吧
+ B# r) E+ Z1 l8 L9 g+ L
: V% }1 _2 _' |
3.在畫並連的BJT時,很多嚴討會的講義都會教說..畫成九宮格..或是正方形畫法.特別是在設計bandgap時,將BJT設計成8:1,layout時畫成九宮格..但是最近聽某個公司的主管說..這種話法並不是最好的..那請問哪種畫法比較好??
9 {+ e8 b' v; r! d+ F" R
依照bandgap circuit的理論推導,所需的BJT顆數是9顆為最佳的理論基礎,而9顆的BJT的畫法之中,以正方法為最佳的畫法,故而在bandgap電路中才會有九宮格的畫法之說,所以,很多教科書並沒有提及為何bandgap電路的layout畫法中,BJT要畫成正方形,只交待要畫成正方形(九宮格)是最佳的,那是因為它省略了理論推導的緣故

skeepy

原帖由 blueskyinair 於 2007-9-4 01:49 AM 發表

* I+ Y) c) Y' t7 U
( R0 o! d  o7 b/ ~' d4 s請問一下nw是劃成一大塊或是分成九塊會有什麼問題發生?
一般nw是劃成一大塊或是分成九塊呢?
# D7 O8 t2 T) `: Y$ r# q4 n優缺點為何?
! b- ^! ?& Z% {+ J# \7 g; L# N. c謝謝

( {5 }0 f9 o* N2 x. {0 y
這是以往的經驗得知的,以前曾劃成一大塊,量測後有漏電,
8 C; L! T8 |+ [" r現在一般都區分成九小塊.

blueskyinair

原帖由 skeepy 於 2007-9-3 03:38 PM 發表
, Q6 f* U2 _* P$ C3.
  x* _3 [+ {; j3 P1 @' F! ?8:1或是24:1是比較通用的畫法,也沒聽過會有什麼樣的問題發生,會有問題發生要看九宮格內的nw是劃成一大塊或是分成九塊.
4 S$ q8 B% P6 h5 [( T0 i8 S( G

/ ^( n$ c5 t- q# j  V/ E( D
' p+ a5 N/ m  }  x* N# |* k% K% `請問一下nw是劃成一大塊或是分成九塊會有什麼問題發生?
1 a$ {6 K% u+ d* [一般nw是劃成一大塊或是分成九塊呢?
$ i, F, K# P! ?優缺點為何?
謝謝

Oo海闊天空oO

原帖由 m851055 於 2007-9-3 08:09 PM 發表
1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)
. L1 g* @9 d5 b5 a   會有什麼影響??

, z  B- }3 Y5 _-->在RF及analog時才須特別注意，一般CMOS差異極小。

2.在畫GUARD RING時,有P跟N的畫法...
& f8 H: ]' A2 H( J, `* i   
: G6 c, o3 C1 {0 b( Y# I" {3 x/ R-->PMOS N-rin ...

2 m; q1 P# M7 B3 W
- o$ k0 r' P/ P這位大大可能有些誤會...
% s3 ]* S5 g0 b* cBJT的畫法當然是正方形的沒錯..
. J3 B& E* K& X' U7 e: n1 W2 T5 e我們說的是...9顆BJT的擺法...
  T2 c3 Y' [5 ?, H. s把九個正方形排成九宮格形式..
或是其他形式...哪種會比較好..

m851055

1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)
, h; |) t7 _8 D/ P+ |8 A   會有什麼影響??
. e* j) O1 n+ W0 P6 I# _
# M; f9 t9 d/ w- M& ?/ b/ L-->在RF及analog時才須特別注意，一般CMOS差異極小。
- N4 s' l* J9 C& V
( [( p  @5 {  a; ^% P. c( `6 s2.在畫GUARD RING時,有P跟N的畫法...
   
-->PMOS N-ring在裡面P-ring在外面
    NMOS則顛倒

0 B) y& _$ p/ [# T; D" o0 j3.在畫並連的BJT時,很多嚴討會的講義都會教說..畫成九宮格..或是正方形畫法.
   特

+ p9 T4 z6 t; j$ W. [9 S因為現行代工廠只提供正方形劃法之spice model，所以不是不能畫其他形狀，而是你沒有其他形狀之model，所以designer會跟layout說要畫正方形。
0 x9 W9 Z2 ]3 H  `/ E
所以不是不能畫，而是沒有model，代工廠不保證會動作。

skeepy

1.
4 S: u+ y, ?2 F# M以類比來說要看跨在哪些device上,若是pmos or nmos電容是可以,其他的比較不建議.
, m, ^! I( |! O( n& G8 S' Z/ P
- s/ o! a8 ~4 _/ z7 ~4 |2.
要看是否為pmos或是nmos, 以pmos而言要用nring,nmos則是pring,為防止latch-up則應可能
的一整圈ring起來,何時會用到double guardring,當mos drain端見到pad,以經驗來說加寬pring比較有好的阻隔效果,以cap來隔只是將mos間距離拉大而已或是充分利用空間放cap.
) s; w7 K9 l2 ^" {
3.
/ L5 Z2 E) T4 o. i. T+ d) A$ t8:1或是24:1是比較通用的畫法,也沒聽過會有什麼樣的問題發生,會有問題發生要看九宮格內的nw是劃成一大塊或是分成九塊.

monkeybad

我補充一下我的看法:
2 h; M& u7 X% W2 p( ^$ y: I
( F7 {" X, G! z1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)
   會有什麼影響??

你們資深的Layout工程師跨的的MOS應該是不重要的 例如數位的MOS之類的
類比的MOS在上面跨Metal基本上是不好的 除了雜散電容增加外
因為Metal本身電壓的訊號會去干擾到Poly電壓 然後就干擾到類比MOS的運作

( s) d  L& C$ H4 k5 E; W, _2.在畫GUARD RING時,有P跟N的畫法...
4 W  o3 C- P: y3 P* l  S   假設兩層都畫...那是否有誰在內圈誰在外圈的順序??
! }; ^6 n+ D5 f; o" d7 U: F   或是順序都沒差??
, \4 a- Y  ?/ I   另外就是..真的有必要化到兩層嗎??
1 E7 [- _  M3 k* @5 z5 R9 u3 K& ]
7 ]% T2 c, j! q0 e7 h8 P( O/ n真的是很care noise的話就可以畫兩層 例如很敏感的元件如VCO等等
5 M5 j+ R6 |9 c" X聽我們主管講是說兩層 一層P一層N 一個是吸電洞 一個是吸電子
通常NWELL圍在外面當護城河 所以就是N在外面
" G, l% c: x, O! Z4 H
另外請問一下小朱仔說的GUARD RING下加MOS電容是什麼意思呀

小朱仔

1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)
   會有什麼影響??
3 b' t6 a. W# b- n
0 Z! ]4 |2 Q" O. q, @在類比電路會產生雜散電容電阻不宜跨越,但在數位電路較不會影響
3 B/ I- l7 G: j1 I
2.在畫GUARD RING時,有P跟N的畫法...
6 I5 P4 K$ c; b  s* F7 o$ o6 R7 ^8 U4 A   假設兩層都畫...那是否有誰在內圈誰在外圈的順序??
; P8 e# t% b6 ?1 u7 `8 P   或是順序都沒差??
   另外就是..真的有必要化到兩層嗎??
: \: g( A: w, @; q0 Z
個人常用做法是Nwell Ring再外當壕溝阻隔其他Noise以防干擾,並再GUARD RING下加入MOS電容效果更好

" x# ^( z- \6 s- L1 m, Q# A3.在畫並連的BJT時,很多嚴討會的講義都會教說..畫成九宮格..或是正方形畫法.
! n) n- g: _4 q6 L; b$ a   特別是在設計bandgap時,將BJT設計成8:1,layout時畫成九宮格..
   但是最近聽某個公司的主管說..這種話法並不是最好的..
5 C+ m4 Y; E7 ^2 Z; o% x4 s   那請問哪種畫法比較好??
# i6 T" g( l6 [( \7 N! k
這個問題無法答覆因為目前個人也是畫九宮格對稱

endonelee

任二層都會有電容的存在，跨過這個mos會有影響，問RD吧看他們的設計是不是能容許這些電容。
/ o* @. }' u2 c* z/ Y2 V9 H
BJT畫1:8的做法是為了matching 通常外面再加一圈BJT做Dummy，會是一個5x5的方塊，儘量減少在製程上造成的差異。
+ l0 V$ r6 o8 C. [( C, d3 ?( K
/ N6 s1 S; Z# O. w+ y; i( u" R8 ?關於ring個人是習慣在內圈用跟被包的block同電位的，就像Pmos用Nring。