IC layout interview 常被問到的問題

yhchang

我的想法是  雖然 I-V Curve與 LAYOUT不太關聯
$ e3 E4 \$ J/ A. c/ Z# ]但是依舊是 電路 common sense的問題....
- T1 K7 C3 d  O" b4 ?畫不出來  可能代表 連 電子學 元件的部份的理解能力都不夠..
& S4 G! k9 k5 i: z2 O我會覺得 LAYOUT 工程師 還是得懂一些電路基本原理
% r3 }! |0 L1 H! ?, p  C) \不然有時候 RD不夠強的時候   電路一開始就設計出很明顯的錯誤
你也沒辦法看出來.

yeongchau

VDD跟GND短路? Owing to pnp and npn conduct in the same time, the Vdd is similar to direct connect to gnd.

tommy01

latchup是因為靠近Rnwell電阻大,所以VB1<VE1=VDD所以第一及的BJT導通,所以產生射極電流,然後產生集極電流,集極電流流到Rsub(大電阻),所以端電壓升高也就是第二級的base端,所以第二級的bjt導通,所以產生第二級的Ic電流,所以IB1的電流變大,導致IE1也變大,如此一直循環導致電流越來越大,把晶片燒毀 不知道這樣說對不對,但書上說是VDD跟GND短路是捨麼意思?不是只是因為電流太大的緣故嗎?
& Z5 X# Q( y: Y4 U請知道的大大回答我 謝謝

wiwi111

原帖由 yhchang 於 2008-2-5 08:05 PM 發表
: r; {* w: a, y3 h  Q* |- m後續我朋友還有一些面試的經驗
* }$ X/ `; [9 @* t0 i" T面試者除了會問它  MOS剖面圖  LATCH-UP  ESD之外
* s% V* G3 R2 n% }6 H2 k) O
還有問 電晶體工作的三個區域
畫出 Id v.s Vgs  ,  Id v.s Vds的曲線
+ c0 B# b4 f+ r& Y並且解釋 整條電流曲線的部份  各落在哪些區域
也有問MO ...

遇到會問"畫出 Id v.s Vgs  ,  Id v.s Vds的曲線"
, [( }% T1 h4 k( F* w的主管,你心理就要有底了,他不會用你的,如果你有這種心態後你反問他
$ V* [) D+ m) c% s* J怎麼畫,叫他教教你,我想他也不見得畫得出來,他如果真的是layout主管
,這些曲線干layout 什麼關係,什麼時候會用到呢??

yhchang

後續我朋友還有一些面試的經驗
面試者除了會問它  MOS剖面圖  LATCH-UP  ESD之外

還有問 電晶體工作的三個區域
畫出 Id v.s Vgs  ,  Id v.s Vds的曲線
1 o! C* j* U. ?, M( |; {9 q! [並且解釋 整條電流曲線的部份  各落在哪些區域
也有問MOS 的 Source跟Drain 是由什麼來決定的?
所以面試者除了基礎的電晶體特性曲線要懂之外
也需要了解一些半導體製程的知識

yhchang

我覺得 ESD / Latch-up 還有 MOS Cross Section
9 j* ^9 Z3 p- i8 H, k& Q7 n6 y這些都是很常考的問題
' H+ P" x- k5 l- j
不過上次我朋友去面試  他對主管說 他會畫
Bandgap/LDO/還有 Charge pump這些類比電路的Layout
6 p" |2 M$ D" t. A. E" u8 y: v
結果被那個主管 批評  那只不過是 DC to DC converter而已
3 x7 @; `5 U! G- G不是類比電路, 我疑惑了  POWER IC 難道不算是類比電路嗎?
7 B9 B: q! h, o" v% K8 r7 y* O) d6 Z
3 ~# [- B2 g0 d" b難道 LCD Driver 或是 RF IC/ PLL /DLL  ADC DAC 的 Layout
畫法考量  與 Power IC的畫法有很大的落差嗎?

yueluofenghen

楼上说的好。
- z6 Z% j9 c# q6 `的确是这样，不过幸好当年只问了我inv的layout画法，没有问我想不起来的nor和nand，吼吼吼

skeepy

問inv ;nor; nand的symbol跟layout怎麼劃就打死一堆人了，
面試時請不要說畢業太久了忘記了,

egg

其實以新人來說
回答這類問題並不用太傷腦筋
主管是要看你了解這東西的程度
1 `) v) z, s8 B4 \* b提供個答案供大家參考
ESD 是靜電放電沒錯
  q2 F2 v2 v9 e6 w不過可以提一下它有哪幾種發生的機制
ESD 共有三種機制需要測試
. w* v% j9 ?) t- B2 p9 D3 Y5 {分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)
預防對策則為...
power & ground pin 使用 power clamping
; {5 C3 i4 x" eI/O pin 做 ESD protect device
internorl circuit 有接到pad path 的mos....drain端做ESD rule放大

Latch-up 可以用簡單的話來解釋
3 _( V& Q: D$ q2 t6 E. apower & ground path 寄生BJT形成SCR電路
5 X  ]- L2 L- x4 a0 y2 G經由電源擾動....產生大電流的拴鎖現象
4 ]5 Q1 U# I7 w+ z3 n; `! T造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)
3 n0 \" N/ t0 G. T+ ^% M" rESD討論版有篇關於latch-up的文章
. k1 P  w4 C' i9 q' L可以view一下剖面圖跟等效電路圖
( H6 K' l( U0 V/ U( k6 v' y$ S$ ~由剖面圖跟等效電路圖就能推敲出
latch-up該怎預防
* I, w- |: d. N" e* F: P% K1.盡可能補上well-contact以及subtract-contact
  其用意是為了降低Rw跟Rs的阻抗.
, a( Q  `" {1 S2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開
   並且保持gurdring的完整.
$ h, i9 {: p$ W. X5 ]  r   (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )

8 L9 k5 Q+ N+ j7 F8 W$ j若有解釋錯誤或是哪不夠詳細的
( b- P  A% i1 O2 @歡迎大家一起討論 ^^

2 l, [. f6 V3 l3 ~, wPS: latch-up比較常發生在pad週遭....內部電路比較少發生
       個人是認為...ESD發生時也有可能引起latch-up
       不知大夥的見解為何?!

君婷

哈 這個面試的問題很多人也很想知道怎回答耶><
雖然知道ESD解釋為靜電放電  ，人體一旦觸摸到晶片因產生的靜電對晶片來說會產生大的放電於是造成晶片損壞  ，但不知怎專業點的與主管回答?可能要照著書本背其解釋吧?
還有Latch-up 指vdd與vss造成短路的現象 而書上是畫其寄生電路圖 而靠近vdd的那棵BJT的基極端 R越大將造成 射極端放大的電流越大，而射極端又接到下一級靠近VSS的BJT的基極端R使得靠近VSS的BJT集極端也造成很大的電流放大，於是當2棵BJT非常大時 ，VDD與VSS之間幾乎形同短路 就是LATCH UP現象。
3 f) [  h5 P, Q& C$ X7 T7 q以上是小妹從幾個月前看過謝永瑞書解釋後 現在臨時邊想邊解釋的回答  ，回答的結結巴巴，請問有較專業的回答 能提供想從事這行的人參考嗎><