那位大大會控制memory使用verilog

小昌昌同學

大家好：
      我的code裡面有memory那麼我如何控制他呢？
誰可以大概寫給我之類的。D(DATA ), Q (output), WEN, OEN, CEN,這是腳位，這個是要寫在code ，
那麼test code是要一直送data的。

tommywgt

這個看起來並不是寫code的問題
6 F8 f1 L% D- B0 X& M+ C. X前題是你要先看的懂RAM 的timming chart, 寫code只是一個實踐的動作, 而且你的問題並不清楚, 無法直接回答你, 不過你也可以上網去找一下別人寫好的coe看合不合你用

Cappuccino

從Synplify Pro reference manual節錄一些single-port RAM的verilog code，你可以參考看看
  f$ W- t6 n6 b' g雖然不是控制memory，但瞭解memory行為有助於你控制memory

) ], L* C" ~6 Q3 M- q: yThe following segment of Verilog code defines the behavior of a Xilinx
single-port block RAM.
  D; {1 }( o$ W- t' W# l
1 V, g: ~* W2 h0 N: u1 k  xmodule RAMB4_S4 (data_out, ADDR, data_in, EN, CLK, WE, RST);
output[3:0] data_out;
input [7:0] ADDR;
1 L! }3 m& G0 A" v7 f* J; r; {input [3:0] data_in;
8 H9 Z: z7 L  r& n+ r- L! b% yinput EN, CLK, WE, RST;
0 q0 W4 B' D" _reg [3:0] mem [255:0] /*synthesis syn_ramstyle="block_ram"*/;
$ H% j& {5 m# preg [3:0] data_out;
always@(posedge CLK)
7 [& b; e/ d5 `! Vif(EN)
if(RST == 1)
data_out <= 0;
else
begin
if(WE == 1)
, S$ U3 Q- {1 W! Y; I, Ydata_out <= data_in;
) K( I& ^* A6 Nelse
data_out <= mem[ADDR];
( A6 x  W( ?* L# n6 H# lend
always @(posedge CLK)
if (EN && WE) mem[ADDR] = data_in;
endmodule

norm

你要做的Memory是SDR SDRAM or DDR??

依照SDRAM來看的話..你應該要先做FSM..

再依照FSM的狀態去寫Verilog..