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怎麼simulation?# S3 U0 o0 J& ^" x
我通常都是下這樣的指令/ h* e! e9 ~7 G/ J
ncverilog -f verilog.f +access+r +......之類的& e2 q% Y1 p* m! Q
其中-f verilog.f3 ]/ B2 V) q3 e
是可以在.f檔中加入自已要compiler的檔 EX: top.v core.v mod1.v mod2.v...% Y o; u) C% k, }! S1 W* P2 a
+access +r 是對文件的存取權6 U/ M$ O/ Z+ @' f* d
而......的話
( R3 L, @9 t. n, Q7 F9 w: Q& U+ e6 S* x也可以針對你在bench中的描述而下 EX: +rd_mode +wr_mode ....- H6 ^+ N0 w' k) R
! m2 W( d3 u0 ?; y8 Q% _當然也可以這樣下
2 h1 q- ~8 L% B+ C: ]) F7 ^ncverilog top.v core.v mod1.v mod2.v +access+r +rd_mode
- B, H! W! P3 t0 e+ q, I, X
?, C3 w7 _% o1 |; m9 \' N不過別忘了若需要用debussy來看waveform
7 B' m4 ]+ j* O. u需要加dump的指令喲
6 s1 u" u2 x4 U$ v, U% t) w, O" e9 ^這個就給你一個作業~~上網查吧~~~' [2 s0 N7 H! O' G1 E
5 [ N6 \: ^- s0 u; Q5 ][ 本帖最後由 sakho 於 2007-3-5 11:52 PM 編輯 ] |
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