延遲n個clock的電路

netdean

我是verilog的初學者,我要如何用verilog寫一個延遲n個clock的電路,n是我自己定的個數,煩請大大幫我一下

sakho

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//== 下面的變數自已應該可以補上吧
+ D* e# L: l* J1 }! q//==不知道有沒有什麼語法錯誤的地方
//==請各位先進不吝指教
' ~' P, j9 x# W9 a  \//============================
always @(posedge clk or negedge rst_n)begin
2 r' ^9 F; u) o; [  if(!rst_n)
) I$ V- @3 {2 {$ `: l4 k    clk_count <= 8'h0;
4 w% N( w" F( s( g  S  else
! Z3 O+ ]/ ~+ S' _    clk_count <= clk_count + 1'b1;
end
0 J  K3 j+ d0 l: o' ~- \3 @" v
& I. M( s7 Q8 l  y9 ^- }always @(reg_clk_n)begin
! N" Z. A0 M  G) D# x  case(reg_clk_n)
    3'h0 : clk_dly <= clk_count[0];
    3'h1 : clk_dly <= clk_count[1];
    3'h2 : clk_dly <= clk_count[2];
7 f3 Q# T* ?( N( }* x/ q    3'h3 : clk_dly <= clk_count[3];
7 V- m7 b) F: a7 |; }6 ~    ....
6 R$ N, a& G- {9 |5 d    default : clk_dly <= clk_count[0];
  endcase
1 ^& u; I; H- C3 ^end