[verilog]real 問題

hieikk

首先，我老闆給了我一個工作，將一個c code，關於morphing(圖學)演算法實作在Altera DE2-70這個版子上 ，由於我還是新手沒寫過verilog code，所以我就去買書來讀，也在網路上找了很多投影片，都發現很多都有介紹real這個data type，可是我在實作時，compile錯誤 ，說不支援，請問一下，是本來就沒有還是我的compiler不支援而以，順便再問一下，如果有這個data type，那它是依照IEEE 754所定來的嗎？因為morphing裡面用了很多double，
  [" X9 `) _6 V9 R! |. {( \
4 }4 B# O" b9 T% M" S, ]
1 \" ~9 `5 r2 h: V8 _4 kcompiler: Quartus II 8.0 Web Edition
os      : windows xp
+ T, q  M  r# t( V
' z; x/ U, R9 H[ 本帖最後由 hieikk 於 2008-9-5 01:42 PM 編輯 ]

masonchung

real 的精確度 你想用硬體實現嗎 ?
請記住硬體沒有小數點這種正反器 不然 F.F. 都要串成火車嘞ㄅ

sieg70

目前的Verilog還沒有這種東西, 你既是Altera的user,
# B4 l* C/ j; K/ \0 Z$ v  p可以試著用DSP Builder這套tool, 幫你把演算法改成RTL去合成
對作演算法的人會比較輕鬆

- h. n3 s  k3 F/ J或是你可以自己寫也行

hieikk

原來如此，不過為什麼好多書上都有real這個東西



/ v4 a6 k1 [& f% Z' }4 M. z

+ ?1 L/ g, x# _( _# k感謝一下二位的回覆

madoka28

'real'  only  for model usage , cannot use for synthesis
you can find many verilog model ( PHY, ADC, DAC ...) using 'real'
, X4 y; n' D. Q0 z8 v- Lbut it just is a model , not a synthesizable  circuit

jinkun

該real語法應該僅適用於Testbench的模組當中。而在合成時，並不支援該語法。

bfyu

以后可以用SYSTEM C,目前RTL综合不支持，不过应该可以作为testbench用的吧