Level Shifter for clock signal 的問題

shaq

請問各位，什麼樣的架構適用於低振幅 Clock signal 轉成 VDD 準位的 Clock signal？
如下圖所示...

( O/ [0 W) V1 |5 j* x4 A2 d# o
其中，VDD 為 2.5v ~ 5.5v
1 s# a, z3 @& g1 u6 n7 lClock signal 的指幅則固定為 1v
! T; k% `9 y8 w  E) t
8 T. J2 t: B8 C1 a' _我試過傳統型的 Level Shifter（上面一對 PMOS 所組成的 Cross-couple pair, 下面一對 NMOS 組成的 differential pair input)
但無法順利的 Shift 到 2.5v，我想是因為架構的關係   最小輸入的 Level 準位大約為 0.5*VDD 才能正確的 Shift 到 VDD.

0 r/ }4 _& U+ m希望板上能給我一些意見，謝謝各位。

gimayon

調整 P N 比例~~
調整 P N 比例~~
5 X0 v7 }( Q. I5 z調整 P N 比例~~

shaq

多謝  gimayon 兄 ，我會試看看的   

monkeybad

因為NMOS gate 只有1V 就要產生足夠的拉力
" O1 x6 t1 w8 Y8 _所以就是把N比例調大 P比例調小再試看看吧

yutian

之前我也做過level shift circuit，如果想要實現你說的哦功能，要使NMOS比PMOS大點，才能有很快的速度來上去clock signal。這主要取決于你的spec，比如0-VDD signal rising and falling time。