加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
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  \% h! f0 o0 Y( X: u* g+ t% ~% i在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

8 R/ I, M4 g1 j6 @  ^造成LVS驗證顯示短路

因為用的是TSRI給的library

發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

1 s" \5 u& \  q* [0 M5 A. B6 C% l而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
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是stream in 的時候就有問題了嗎?

請問有人有遇過類似的問題嗎 謝謝大家