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樓主 |
發表於 2007-10-27 03:19:11
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其實以新人來說* U# }7 l k, n. ]7 p" X
回答這類問題並不用太傷腦筋
3 L; J- x( I6 ^1 A4 Y主管是要看你了解這東西的程度$ G5 m* e0 y9 `' X/ F- f9 w P# p$ l
提供個答案供大家參考/ o* \) h3 E2 X h, [6 U
ESD 是靜電放電沒錯
2 U; s5 F8 r- G1 i/ b不過可以提一下它有哪幾種發生的機制6 n' ?5 |) h& q* z4 P+ _3 O" u
ESD 共有三種機制需要測試
) s ~* s. c; v1 Y+ z, c分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)* h/ P8 w! G7 l- u
預防對策則為...! }7 Q! [0 x& E2 \! I' W; j- t
power & ground pin 使用 power clamping
) h: Q0 [, r. S2 o# cI/O pin 做 ESD protect device
# f. n8 q" B7 l, @8 j8 A& ^4 pinternorl circuit 有接到pad path 的mos....drain端做ESD rule放大5 Y4 v. y& }# {
: a2 C8 b* t1 z0 F9 i# T" \4 RLatch-up 可以用簡單的話來解釋
! m; u/ M: S. j+ `6 U# \, @power & ground path 寄生BJT形成SCR電路 T* [- L# O9 ^2 f) u6 G5 d
經由電源擾動....產生大電流的拴鎖現象4 N. b9 Q9 d& O$ H
造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)
2 ^7 \% k) M; Q; a3 yESD討論版有篇關於latch-up的文章
# e# b3 z: W; ]- U1 C可以view一下剖面圖跟等效電路圖
, U9 \! l r* r: k4 ^+ r由剖面圖跟等效電路圖就能推敲出+ a' ?' o# }- ^; S# N' x
latch-up該怎預防$ W. r- @) x' i# F: F/ N; W1 _+ ?- J
1.盡可能補上well-contact以及subtract-contact6 i2 Z, I- F/ B e7 s# o
其用意是為了降低Rw跟Rs的阻抗.0 Z+ g* S. S% k4 ^; Z Q
2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開
' {* u7 L) X% C- ~9 P 並且保持gurdring的完整.
3 [: F& x1 Z8 G1 `- Z ]7 r (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )3 W, n! L7 o4 u d, ?! G
4 P2 M# n0 }2 V( Y3 s- y
若有解釋錯誤或是哪不夠詳細的
1 b/ u( |; c1 N0 V歡迎大家一起討論 ^^
7 a! a Y/ f d- C+ J" B' f( J* q7 u9 z+ v* o9 p, _. [
PS: latch-up比較常發生在pad週遭....內部電路比較少發生( @% u/ D' z( @6 S" C) T; A
個人是認為...ESD發生時也有可能引起latch-up5 ]+ y* \+ g' p& ~% x2 y6 \
不知大夥的見解為何?! |
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