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I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定,
9 x1 Q6 M! Y; }' m4 K. \我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了...6 [) k) w6 |4 t& `% |8 f$ j s5 J
畢竟ESD structure還真的有其困難點在......真的不容易呢,6 O, o( S; i6 e- ~% P3 ~& x
尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候,2 m! O3 e/ a. w1 K D
要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧...% M' m/ X0 |& ]+ {) s- G
. q! T- O8 ~5 L$ K7 f不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,
7 d$ `/ C5 w) |2 E4 _那當然了...若是自己公司裡的designer要設計I/O的話,
: `. _% T/ g9 S佈局工程師就也要上場囉!!% I- i1 F @0 f- {5 n
所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,8 i. H1 B# F3 \3 f
又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦,
2 [- U) ?8 n s4 q老實說真的很辛苦...我自己曾經做過, 所以我知道...$ Y5 G; N7 b7 j. V. n% Y6 c
6 u7 E! c, s( @8 o. N再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,) ]1 t- A8 n3 R2 b/ p
我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,
$ v1 `- O# x* i% m, N$ V: h因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.2 c( `% V6 V, l4 _( |2 D
不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,
0 C! N$ t- F; M/ V/ Y; U# S7 |這一種就可以自己加進來跑POSTSIM了.8 s E- O% }* M0 ^. L. ~. r# h9 r2 m
我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多...
) m; z' _' `$ k' s4 e而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了.......* f1 o& e; d/ o+ U9 Z
當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",
J0 z7 `1 L) S0 h% y就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.
$ K; i. G5 N" [' D. B; j1 R" @) \/ l, V* P [% O
我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦,7 }. L/ y' G; F
除此之外, 在core裡面直接接到input/output I/O的device, ' }4 e1 P6 m/ G8 f, u6 U
其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection.
3 l ^* E0 y" X/ l3 Y電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,$ _: i6 B* b! z
與ESD protection有很大相關的東西呢.
6 v, ]3 {7 S/ { e; V可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O,
, B7 }& Q4 d/ v5 L C b- Tcore裡面還要再做internal ESD protection呢??
, _6 A) U/ R/ x2 c0 B5 S* y---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?" Q; Y, a& t( v3 ` r4 D& c4 {. M/ Y
老師就會說, 他們以前做的時候沒有人這樣做的...0 \7 q6 c6 o5 U1 ~+ E
---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽,
8 f+ h H3 L2 `( X7 J就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??( n" j4 c& p L* F! J
我不知道別的學校怎麼樣...但至少我的老師就是這樣, U- Y- d/ m) u- h! _: w5 @- Q5 }
永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...8 g: i1 i7 F0 r. a( g; }7 v
有時候真的覺得很感慨!
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說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,
- h3 `5 ~& A/ \9 ?7 C/ n( |雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,2 y# r) }! G; \8 B1 g+ Q: Y6 x1 P
但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑,, z! S* L0 S& U: Z! R- b1 Q
是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)...6 K, \' }9 i$ T( D
據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,
- ^, b }1 I9 i& c# z如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...
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1 _! @- ?+ b9 i不知道公司裡的designer都怎麼跑POSTSIM呢?9 Z' N1 \' Q |7 @/ z9 d
能不能請在公司裡服務的designer們幫我們解答一下這個問題呢?) {1 Y) ?$ k' g" W7 w9 n
老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止, e# W5 N. ]; }) h7 g d* |. D& M1 y
若是自己是在一個project裡的成員, 就負責好自己的block就行了,) _( t3 \, {. ?- N9 m3 E
一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.
9 Q9 S1 y5 o) _2 T8 _7 ~4 u不過我當時沒想到whole chip的POSTSIM這個問題,9 e: L5 k$ u! C9 T, ~5 @
老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題...# ?9 B' R1 L' P
whole chip要跑POSTSIM的話, 是否有含I/O呢?
R, ~! J* l$ {1 w& Q/ ^' ^2 i在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖...' }5 F$ r' [; r# D! B, c1 y
經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況... }& y) D' Y9 ?/ o) l0 d
可是我又不想連到CIC用nanosim去跑,
o8 X9 q; q6 P- z; w" t因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??/ s; t, k5 D, `0 i$ `; C
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在學校裡跑POSTSIM真是一件令人煩惱的事..." S* x/ y& M/ q: z/ r" L
(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......)8 b4 D! ^7 Z4 M( ~) C
一整個大囧!! |
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IP卡
狗仔卡
發表於 2007-9-2 08:57:27
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