請問各位RD高手

tom218

如何設計一個8位元計數器和8位元比較器??
因為真的摸不著頭緒

s2318020

計時器使用的是以你的外加或是內涵震盪器來使用,而每次的加量的時間 T*counter(T=1/f, counter=clock),而計數器使使用IO來抓上元或下源觸發來當作加減量

russell

你用哪一家的CPLD?
我直接給你sample code比較快啦!
& |( ?& B* [$ H* c我是用Lattice,
0 H2 D" `" D- X, b9 i3 M( O2 Prussellhsu@pmaster.com.tw

jason_lin

問題不夠清楚哦?????要VHDL還是Verilog??? 8bit的count有很多種,要up count還是down count?????要有加reset還是....????
我給你幾個參考.

VHDL count

process (clock, reset)
begin
( _! M3 G) ^0 P; T5 u2 y; G   if  reset='1' then
      count <= (others => '0');
   elsif clock='1' and clock'event then
# B! ]8 e; C  _( r0 B/ I      if clock_enable='1' then
         count <= count + 1;
      end if;
" H! r5 R$ y3 K5 ~& x   end if;
end process;

$ P/ @1 h+ L! t3 }Verilog count

reg [7:0] count;
2 i! \: q! X1 ^4 a   
   always @(posedge clk)
9 u! p( b, y6 b# t. }- H) U5 c      if (clock_enable)
& M- ?2 l+ ^$ v         count <= count + 1;

VHDL比較器
process(clock)
begin
   if (clock'event and clock ='1') then   
      if ( input1 > input2 ) then
/ U  E" q9 Z$ s$ ~         output <= '1';
      else
         output <= '0';
  w$ ?3 n8 a  B; }& Z      end if;
   end if;
end process;
% k# R/ V5 r- U% n$ p
process(clock)
begin
   if (clock'event and clock ='1') then   
      if ( input1 < input2 ) then
         output <= '1';
      else
4 A. C5 [" C3 ~) q2 E7 F3 d         output <= '0';
      end if;
, T% c  c6 X( k6 L$ w5 P   end if;
end process;
$ z* l) v8 y3 @& `
Verilog比較器
reg output;

5 |+ z) a' m8 O% o/ X7 N# ?2 e   always @(posedge clock)
+ R( `5 x" I- E" P9 W3 P0 ]      if (input1 > input2)
0 c, P  r1 b2 L) T& \# Y! _8 ]         output <= 1'b1;
      else
8 q! g6 V. b6 e; g; n0 z4 J         output <= 1'b0;
2 ^  M; P# F/ o! A, [$ q3 E* O
8 ^2 R5 E4 Q3 U8 ]9 zreg output;

   always @(posedge clock)
; t) V! c7 {$ \, \' {, h, ^2 e5 v3 y      if (input1 < input2)
. Y- [5 a5 u) Y4 D         output <= 1'b1;
+ W8 o5 r1 S7 P      else
         output <= 1'b0;
: |: A2 _! x; S: \
希望有幫助^_^