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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › EDA 設計討論區 › Assertion
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[問題求助] Assertion

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waynez
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1#
發表於 2006-11-6 11:29:28 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
大家對assertion的看法是怎樣; T) I) I! F0 r6 Y8 K% P
1 ]3 Q- h! b( G4 M( J! b
還有大家知道Systemverilog assertion 或是 PSL嗎
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richc
2#
發表於 2006-11-8 09:34:06 | 只看該作者
assertion簡單易寫: N2 @- o. }. E3 k) D- U
而且可以加快找到BUG* G# D; o. @! E5 {
目前市面上已有許多相關的TOOL可以使用
9 `% U9 j8 M9 |( ~  G. D7 l8 P% G; T, |0 Z9 m
目前SystemVerilog Assertion 已經是IEEE1800 Standard, 三大simulator都支援* F$ z2 ?4 w5 o3 I
PSL主要是由Cadence推廣 所以NCSim support
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yhchang
3#
發表於 2008-2-15 00:50:49 | 只看該作者

回復 1# 的帖子

assertion 的寫法雖然簡單& r8 Y9 j- @6 c2 S- r/ J! c
可以用來除錯5 ^' r2 v" U3 a! l& `: i( j% R
但是對  Logic synthesis來說5 j, I  k* E) }; C8 B7 z" p# Z
卻是絕對要避免使用的語法( ^/ O8 S) }* J* K! X4 F
使用之後 Design Compiler會不知道 該把這個描述 合成為那些Gate?
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