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[問題求助] 请教几道analog面试题

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1#
發表於 2009-9-23 10:00:25 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
都是些纯技术的问题,关于op-amp的。
) }0 \+ i! b& t% |  [( e; {
' u9 [1 a/ m; `3 S1. 比较三种结构:a. 2-stage op-amp (active load, class-A output stage); b. 3 @3 q7 e4 E8 s, ?
telescopic op-amp; 3. folded-cascode op-amp。3者各有什么优缺点。) {  P' p, `9 m

9 I5 ~! r; ?5 W. u5 J2. 设计普通的2-stage op-amp,是第一级还是第二级的gain比较的大?为什么?
: `$ X1 y7 I& f" U; ~7 |7 Q9 R8 R7 Y7 T1 @
3. 普通的2-stage op-amp,如果没有任何freq compensation,那么那个是dominant 2 W$ R* n" D' t( ?% c9 i
pole?哪个是secondary pole。请解释为什么会是这样(就是说,你要是说第一级输出7 B8 P) d# C# ]* m2 J4 g
是dominant,那么好,解释一下为什么它是dominant;反之亦然。): V/ K: H# i9 }
4 b% ]# g7 }8 ^  N
4. Miller compensation一般是怎么work的?通过Miller compensation,原先的" U6 L+ `4 y6 @" i6 s: `
dominant pole现在怎么样?secondary pole现在怎么样?为什么会出现这样的情况(
' X6 I6 p" Q4 x. ^0 X7 x我们都知道Miller是pole splitting,让低频的pole更低,让高频率的更高。你要回答- S! V4 j7 ~' `& v% r+ B
的是为什么会这样?不是单单从公式的角度)?! @+ Q  F8 k$ x3 t" q3 R; W5 Y! ]
  l( n5 X  i2 c+ E9 I! O
5. Noise,对于一个input pair来说,是PMOS or NMOS 的noise更好,请解释主要是什/ n1 ~4 {* T7 x% Q% \
么东西引起的。如果降低noise,gm需要减少还是增加?
0 G9 r7 [7 U! R1 F! [5 ^, ]+ M' K; L; Z5 A) I. _
6. offset,对于一个普通的2-stage op-amp,有哪些offset (input diff pair,
0 I: L. _( t& u( H  g+ ]6 ?output of the 1st stage, etc),在这些offset中,哪些是有major影响的,它们各自: U5 f6 u: M$ n1 X
的影响分别是什么?7 g# O8 B( i4 k8 s7 N2 }

( C0 ~) u7 f0 w5 z- J5 M) z+ ^期待牛人的详细解答。。。
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2#
發表於 2009-9-23 13:06:04 | 只看該作者
1.請看Razavi的書 P.3148 w$ w/ S, d, g& T/ ]
, \/ n  R* F5 V! J1 u$ m# `' m
2.通常是第一級,這樣input-referred noise 較低。
9 @+ r5 N* x; V7 k; R, i  N6 @  l: ]& h% |0 {/ L
5.PMOS可壓低 flicker noise,但是60nm以下差別越來越小。gm當然是大好,理由同2。
" q- F9 t* o, U5 r8 J, [
( E: k) S" z8 Q0 [其他忘了,請各位高手解答!
3#
發表於 2009-9-23 13:31:01 | 只看該作者
offset主要區分成二種0 |  r- u: f! A5 T, @2 X
一種是Vt的offset,另外一種則是current mirror or current source offset
, H# W' O; ]* B' n# J) WVt的offset主要的影響來源來自第一級的differential input stage,這個offset主要來自製程廠的因素所造成,這個offset絕大部份的評估是以製程廠所提供的技術來決定這個Vt的offset值為多大,一般而言,面積愈大,Vt的offset會愈小,PMOS的Vt offset比NMOS的Vt offset要來的大,若要消除這個offset,可以從input stage size著手改善,或者可以從layout手法與對稱的方式來改善9 P& T; e* g" M5 F5 B! |
第二種current mirror or current source offset大都是講第二級的部份,形成的原因乃是因為current mirror並非理想而造成的offset
4 B# k4 F0 q9 Y, o" G, c" J4 F這兩種offset以Vt的offset影響較嚴重,也較難解,因為area會直接決定Vt offset,而current mirror or current source offset的等級跟Vt offset比較起來小很多,一般來說都是先考慮Vt的offset,若有其他餘力或者area,再來解current mirror or current source offset
4#
發表於 2009-9-23 18:31:18 | 只看該作者
小弟也來提供點淺見:9 O* D4 H+ _1 X% U, X4 J: J

$ @) i1 y) R3 T7 N第三個問題 :9 i5 `/ M9 E+ N" F: X$ e' d
      two stage OP在沒頻率補償的情況下,dominant pole應該是落在9 K" q9 O$ g9 L/ J
       輸出端,而secondary pole是落在第一及輸出端,因第一級的OP較大  }$ P- f8 V  K( y
       C應該是current mirror 的active load裡的mirror pole,但此
0 Z1 P; u/ M3 z: e/ c       點看到的R卻比較小,約為1/gm, 而第一級輸出阻抗可以提供大的R但卻4 U7 k1 z' y, ]" m
       僅MOS的寄生電容來提供極點的C,所以第一級都是大R配小C,或小R配大C+ h$ w8 v/ [% T' x1 T2 ~6 k
      而輸出點通常看到的loading C會比較大,且第二級也可提供夠大的輸出
% ?7 _0 J1 e! t* {8 b       阻抗,所以在沒頻率補償的情況下,主極點會落在輸出點,次級點,落在第一! J" K, D; w* v, ~+ T9 X: K7 I
       的輸出點
5#
發表於 2009-9-23 19:28:15 | 只看該作者
請問樓上的前輩
0 ?* }' _- ?0 F( k, i; @0 y何謂mirror pole呀?!  是current mirror造成的是吧!?
$ R" v2 J0 J" f/ a6 Q7 I而這裡我記得會有所謂frequency doublet現象是吧?!     
, I$ x" I$ }& [) _2 ?4 W5 a第一級是大R(應該是指Rds並聯吧?!)配小C ,$ \8 ^/ b0 t+ \% \9 ]- Y" K
小R配大C 是怎麼來的呀?!
0 S* t7 ]9 f8 `/ g謝謝大家的回答^^
6#
發表於 2009-9-24 18:40:32 | 只看該作者
第一級diode connection 那顆MOS上的寄生C較大
' P0 R5 c* J, b1 l但此極點看到的R為diode connnection的MOS所貢獻
; M7 b4 C9 l! \% a" U0 l/ N約為1/gm比第一級輸出阻抗小,所以第一級中的pole在
6 [# e; }& N& w0 i# ~# q無頻率補償的條件下,極點落在較高頻率形成非主極點
7#
發表於 2009-9-30 13:13:39 | 只看該作者

第三题的一些看法!

两级运放的主极点应该在第一级的输出端,次极点应该在输出端!
% B7 M; P- @! ~/ p# L   一般的两级运放的第一级主要实现增益放大,第二级主要实现输出较大的幅度和一定的增益,对于具有较高的增益的第一级来说,输出的阻抗是十分的大的,并且输出点的电容就是第一级的输入电容以及本级的电容的加和,该电容也是十分的大的,由此导致该输出级的极点时十分的小;对于第二级的输出电阻,由于该级的重要的目标是在一定的增益的基础上,获得极大的输出摆幅,因此输出电阻相对来说较第一级较小,第二级的负载电容也是较大的,由此导致输出的极点也是十分的小的。
: o6 m. C5 w' l; j* O   一般来说第一级的极点相对来说要比第二级的极点较小!
  _4 z1 [/ ]- G: P
1 k. E6 F4 Y$ B5 `! l6 ^& d! x. D   请多多指教!
8#
發表於 2009-9-30 13:29:32 | 只看該作者
第三题解释清楚R,C的相对大小即可,就能看出你对电路的理解程度了!
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