Design Compiler 與 Soc Enconter 大小寫區分問題

dreamcast14

想請問一下我之前將寫好的verilog轉成gatelevel之後,
5 Z3 ~. h  u1 P' D+ D放到SOC encounter跑自動化layout,不過每次去跑lvs總是有錯誤..
. ~! u# ^" V) c7 c5 S我去看了一下design comipler轉出來的.vg檔,發現他的wire有些N1,n1的,在verilog是有區分大小寫的..
所以我自己手動把所有小寫改成sn1之類的..之後跑就calibre lvs就過了,下線回來後功能也正常@@"
7 L: L. f# x1 I( w不知道是不是encounter無法區分大小,還是有其他方式可以處理這個問題呢?? 不知道有沒有人遇到過這種問題..

brianchang0406

你可以在calibre LVS command 裡 加上 SOURCE CASE YES
                                  LAYOUT CASE YES 讓它大小寫為不同點即可

yytseng

不是 soce 的問題
' ~1 Z, |& J8 Q$ q0 I3 C% ?是因為 SPICE 不分大小寫
8 z4 ^( q+ l6 c0 `( {1 l8 ?4 X你做LVS之前v2lvs 會把大小寫轉成一樣
( n, c5 [# M8 ]7 u1 q5 \
正確做法是在 dc synthesis 就用 name rule 把大小寫衝突都改名
如果是你自己寫的RTL 更正確的做法是命名別亂重複 像寫程式一樣要有規劃

ccs630721

brianchang0406 說的也沒錯~
/ t7 d+ y) {0 B& n% L4 i- H如果你很單純可以分大小寫的話~
設CASE可以解決你的問題~
但是如果你有FULLY LAYOUT的部份
4 a, ?$ W0 O0 ^. H2 c5 I不分大小寫~就需要按照yytseng 的建議~