記憶體的迷思

w10789173

最近我被要求設計一顆的控制chip,其中裡面有RAM來暫存控制的指令
6 P1 \' `6 |! R, M* L5 t
但是蠻多的問題困擾著我,先說記憶體好了,要求RAM的基本架構如附圖

# Y& z4 q1 Q6 V5 L但是用VDHL直接寫一個8 X 64的記憶體是很簡單的一件事,我不是很了解為什麼

, V3 M* y8 S  W+ h' K8 [& g+ e不直接用VHDL陣列方式寫一個RAM,為何要被要求先設計一個D-latch然後使用
) ^% K0 n/ ^5 e' |
$ c2 \" B  |) r5 Y5 |8 ]port map的方式,再用generate語法成8 X 8個,然後設計column decoder與row decoder
' T* `$ ~4 Z) G% A- F
,對我而言,這是一個笨方法,有點土法煉鋼,但是我不是很懂這兩種作法的差異...
* x9 l6 z( F" w. w8 v# x! N7 d& b
有哪位大大可以指導我嗎?我將非常的感謝...

yhchang

我的想法是
! D# b3 p; _+ ]0 ^- q, }如果你用VHDL陣列的方式做MEMORY
) V7 Z$ h) {. w. [( F2 s$ k那就是純粹的 software access
而不是 hardware access

你有一個Memory array  但是你如果想要順利的讀寫它
. c8 h! d8 U6 c5 z) l9 b; D, u首先 Controller 就要讀入 正確的 row address
. K. f6 i9 d/ p' C5 T! R& ]column address,  還要讀入正確的 Command
: Q; p0 V  Y$ N: E這時候就需要Row decoder 與 Column Decoder的電路
才能夠解到 正確的那一個位置
) n( L) {/ v) l: j& E5 O5 [) |這些 controller 電路與 Decoder 電路 都不可能在短期間內運算完
/ I* ]  r% N$ m5 V3 F; ^3 u8 f
其次 Memory Array 如果只是 64X8 那還算小
, I" @$ Y' T! U4 M如果是 512K  16M , 256M ....etc 那就是一個巨大的Loading
1 R$ {  J! T0 s一條運送 讀寫Data 的 Line 會看到很重的負載

從Memory Cell 讀出來的訊號 會跟電子學的 Small signal 一樣小
所以Memory Array中處處還得有 Sense Amp. 的電路存在
: J) V' j6 G7 O0 F4 R才可以把小訊號放大成完整的 0與1 送到 XIO端
Data 從sensing到訊號夠大到 運送到XIO PAD的過程同樣也需要花費一些時間.

寫那麼多只是想說明
2 ]0 q( }, o: {1 Q7 R% OVHDL 與 Verilog 都是硬體描述語言
所以Memory 裡面當然要包含 Decoder電路  控制電路 甚至是電源供應的電路
並不是單純的軟體 N-Dimension 陣列,  可以用很快的速度去 Access 或Write  它.

[ 本帖最後由 yhchang 於 2008-2-10 06:12 PM 編輯 ]

aiken

The answer is...you are now simulating a Hardware....but not software.
- g' k( N; k, a% N8 t; m% q+ [Software only see the "function"
# g4 o  R' S4 F, l9 yHardware need to see Timing and function.

If you use HDL's memory array, then your tools will help you design what they thinks is good for them...but not for your design..
The result is ...the may make a very "stupid" design for you.
E.g..you can use A*B to do the operation or you write your rtl code to make your fast multipler.
That's the difference between computer Sci and computere engineer

tommywgt

我想...
2 T* B7 g9 \, x7 E2 a4 t
寫成獨立的module是為了彈性

用D-latch寫是為了將來:
: p) Y* R/ i) N" _1 {' |6 `- O3 g, n1) 做成ASIC時, 體積比較小
5 `& o3 j, I+ u: b2 E" u2) 如果需要大一點的RAM block時, 可以用RAM marco, 這時如果你的code相容性夠的話, 將來遇到時就好處理了