Ramp Generator 中的 Comparator 設計的問題

shaq

Dear all,

我最近在作 Ramp Generator，因為我是採用2個 Comparator，用 VH,VL 跟Vramp作比較，以控制對電容充放電時間。
如果我 current mode buck converter 的輸入電壓 Vin 為 2.5 ~ 5.5 v，是不是代表 Comparator 的 VDD 即為 Vin？
且，我現在設計到 VDD=5.5v 時，Comparator 正常工作，Voffset 大約為 0.5mv，但VDD=2.5v 時，Comparator 就誤判斷了

是不是要設計成 VDD=2.5 ~ 5.5v，Comparator 都要正常工作？
By the way, 我 Bandgap 工作正常，可正確的提供偏壓點給 Comparator .

finster

對於這個問題可能較難回答
因為這要看你的frequency設在那個區間
基本上,C=Q/V=I*t/V=I/(V*f)
藉由這個公式便可設計出你想要的frequency
因為各個參數都是由design自行決定的,如果你己經固定C,I和f了,所能夠變的參數就只有V
這時,V的變化範圍就看你的工作電壓區間了

一般來說,我自己在訂這些參數時,都是先決定V的區間和預期的電容值
也就是先決定Vih和Vil以及C值後,再配合frequency來決定I值
如果某一個參數會過大,那就變其中幾個參數讓所有的值都能夠符合規格
我個人大部份都把(Vih-Vil)設在約0.5V~1V左右的range,這個理由是因為電容的charge/discharge曲線並不全然都是線性的
若考慮到t=1/RC的5倍時間常數關係
儘可能把delta V的區間設小,同時儘可能落在(1/2)VDD以下會比較安全些
基於這些原因,我的comparator都會是用P-type input的比較器

shaq

感謝 finster 的回覆，那麼再問一個問題
通常一顆 Comparator 最小的功耗可低到多少？   
5uW@VDD=5.5v 作的起來嗎？（若我想要的振盪頻率為  1MHz ）

不好意思問這種很trivial的問題...

finster

原帖由 shaq 於 2007-12-21 12:05 PM 發表
感謝 finster 的回覆，那麼再問一個問題
通常一顆 Comparator 最小的功耗可低到多少？   
5uW@VDD=5.5v 作的起來嗎？（若我想要的振盪頻率為  1MHz ）

不好意思問這種很trivial的問題...

這點很難回答
因為這和製程有關
在製程上,有TT/FF/SS/FS/SF這幾種組合的製程參數,因為特性上的不同,所以design margin就必需要讓comparator要在這五種不同製程參數內都能夠正常運作,故而,最小的功率消耗就要看製程廠在這五種製程參數的漂移量有多大來決定
舉個例來說,TSMC和MXIC同樣是0.5um製程,在這五種製程參數上的漂移量就不同,TSMC明顯就比MXIC好很多,且穩定,故而最小的功率消耗跟製程廠有很大的關係
而你問到5uW@5.5V的條件,依照P=I*V=5uW=I*5.5V
想作的話,有可能(只有1個comparator或許還可以拼拼看,如果是整個ramp genreator就不可能),實際上還是得模擬看看,但,還是那一句話,要看你的製程漂移量

shaq

多謝 finster。
comparator 我 OK 了，但目前卡在 VH, VL
因為我Bandgap 拉出來的 Vref 大約 0.8V，如果把它當 VH 的話， VL 必定要用電阻分壓或是用小OP掐住bias point 再接電阻的分壓（我忘了怎麼稱呼），這樣感覺 power 會吃很大....
不知板上的板友有沒有其他的 idea ？

finster

原帖由 shaq 於 2007-12-24 10:38 PM 發表
多謝 finster。
comparator 我 OK 了，但目前卡在 VH, VL
因為我Bandgap 拉出來的 Vref 大約 0.8V，如果把它當 VH 的話， VL 必定要用電阻分壓或是用小OP掐住bias point 再接電阻的分壓（我忘了怎麼稱呼），這樣感 ...

其實,利用Bandgap voltage來分出其Vh和Vl是很常見的作法
而我們就是用這種方法來取得Vh和Vl的
另外,還有一種作法,但,其Vh和Vl會比較不準,而且很容易受到工作電壓和製程的影響,那就是使用具有磁滯現象的comparator,利用它本身特有的磁滯window來取代Vh和Vl,如此來便不用其Vh和Vl,但其缺點就如我剛才所言,磁滯window會隨工作電壓和製程而有所漂移

wdfman

以0.8V直接作為Ramp的轉折點就可以了，因為比較器的遲滯，ramp的峰值還會增加一點，此後在slope中用作補償采用PMOS管即可，在2V到6V之間都可以工作。而VL可以默認為gnd。LTC3406就是這麼做的。

youngvate

請問前輩們,小弟在設計ramp generator時,發現原本穩定的各個bias(是從bandgap拉出來Vref,再用 opamp負迴授去鎖產生的各個bias),會因為sawtooth wave 產生很多的noise,請問是不是ramp generator 所須要的Vh, Vl,和bias 須要另外設計,不能直接用bandgap的Verf直接產生,否則noise會影響到bandgap?

shaq

當我 VDD=3 ~ 4V 時，Ramp generator 正常工作（amplitude 大約為 0.5V, 振盪頻率約為 1MHz）

VDD=5V 以上，hspice 模擬就會出現不收斂的情況
請問這是哪邊出問題啊？

請板上有經驗的朋友幫忙回答，Thanks.

finster

原帖由 shaq 於 2008-1-4 12:06 AM 發表
當我 VDD=3 ~ 4V 時，Ramp generator 正常工作（amplitude 大約為 0.5V, 振盪頻率約為 1MHz）

VDD=5V 以上，hspice 模擬就會出現不收斂的情況
請問這是哪邊出問題啊？

請板上有經驗的朋友幫忙回答，Thanks.

請附上電路圖或者模擬圖吧
要不然這個樣子發問沒人會知道你是用那種架構,以及電路的真實的問題出在那邊
建議你看一下你對電容充電路徑的電流在5v以上時有沒有異狀

shaq

原帖由 finster 於 2008-1-4 08:59 AM 發表

請附上電路圖或者模擬圖吧
要不然這個樣子發問沒人會知道你是用那種架構,以及電路的真實的問題出在那邊
建議你看一下你對電容充電路徑的電流在5v以上時有沒有異狀

多謝 finster 指點，後來發現是 comparator 的尺寸問題，單獨模擬都不會有問題，接上後問題才浮現出來，索性將全部的電路都接上後直接調comparator 的尺寸。

我用的 Ramp Generator 的架構如附件所示，我覺得CLK 那邊的模擬結果好像怪怪的...

我印象中應該是在轉折處才有 CLK pulse，而這邊確不是看到這種情況...

不知道是哪邊出問題了...需要換架構嗎？

（模擬圖一直傳不上去，我改壓成 rar檔）

[ 本帖最後由 shaq 於 2008-1-7 11:45 PM 編輯 ]

finster

原帖由 shaq 於 2008-1-7 11:35 PM 發表


多謝 finster 指點，後來發現是 comparator 的尺寸問題，單獨模擬都不會有問題，接上後問題才浮現出來，索性將全部的電路都接上後直接調comparator 的尺寸。

我用的 Ramp Generator 的架構如附件所示，我覺得 ...

我不太了解你的問題為何?
"在轉折處才有 CLK pulse......"
因為這句話我實在不了解
sorry,所以無法解答

我看了一下你的模擬圖
想請問你一下,你的Vh和Vl各為多少電壓,基本上如果你的鋸齒波的上限和下限若是在Vh和Vl之內,那應該是沒錯的
另外,我在你的電路中有看到兩個電壓,分別為Vcha和Vdischa是接到PMOS和NMOS的Gate電壓,這兩個電壓要設計好,不然在某些情況下會使電路無法正常運作,因為若沒設計好,會使PMOS和NMOS進入Triode region,屆時電路就會有charge/discharge current出現問題的情況
另外,因為你的工作電壓很廣,建議你Vh和Vl電壓設低一點比較好

[ 本帖最後由 finster 於 2008-1-9 02:25 PM 編輯 ]

youngvate

樓上的前輩,我的VH 設計為1V, VL設計為0.3V,沒接ramp generator circuit 這個電壓都很穩不會有像是jitter的情形,但接上之後就會隨著ramp wave 充放的瞬間有像是jitter的產生,請問這是哪裡出了問題? 附註我的Bandgap電壓沒有受到干擾.

shaq

原帖由 finster 於 2008-1-9 02:22 PM 發表



我不太了解你的問題為何?
"在轉折處才有 CLK pulse......"
因為這句話我實在不了解
sorry,所以無法解答

我看了一下你的模擬圖
想請問你一下,你的Vh和Vl各為多少電壓,基本上如果你的鋸齒波的上限和下限若 ...

謝謝 finster 兄的回答，

在轉折處有 clk pulse，我是在清大碩士論文，王順源同學寫的這篇「利用脈衝寬度調變操作在省電模式之高效率切換式穩壓器」中看到的，如附件所示。
因為 current mode buck converter 的ramp generator，事實上是作為斜率補償用的，而產生的pulse 要給 D flip-flop，去推 buffer 進一步控制 power transistor 的 ON/OFF
而CLK pulse 要用哪種型式，這我也不太確定...希望板上的有作過 current mode buck converter 的人能多多給我意見。

至於 VH, VL ，我是用 bandgap 產生的電壓，再用小 OP 去掐偏壓點。 VH 大約1.96V, VL約為 0.92V
不過我 Ramp generator 產出來的三角波，其 amplitude 才 0.14V，我不知道這樣的值合不合理，也麻煩板上有經驗的人給我意見。

另外，在我印象中，在 current mode 中，大部份的人都強調 mc (補償鈄率） 的重要性，而沒看到 amplitude 要多少才合理...這點我也很疑惑。

今天我遇到另一件很奇怪的事情，Comparator 在 ramp generator 中工作正常，不過單獨拿出來測 propagation delay 居然全都 fail！
這樣子的 Comparator 正常嗎？  我是採用如附件所示，P-type input 的 comparator。

這顆 comparator 在設計上的步驟是怎樣呢？ 之前作的那顆有點亂調的感覺... 麻煩板上的高手多多給我意見

finster

原帖由 youngvate 於 2008-1-9 04:34 PM 發表
樓上的前輩,我的VH 設計為1V, VL設計為0.3V,沒接ramp generator circuit 這個電壓都很穩不會有像是jitter的情形,但接上之後就會隨著ramp wave 充放的瞬間有像是jitter的產生,請問這是哪裡出了問題? 附註我的Bandgap電 ...

你的情況是屬於正常的現象
我之前也遇過類似的現象,VH和VL是由bandgap voltage藉由電阻分壓分出來的
然後一接到比較器的兩端就會在轉折點處時會出現毛毛類似jitter的突波出現
而這是因為比較器的輸入端(gate)接到VH和VL會形成近似並聯的電路,而比較器的gate到source,drain以及body之間又有寄生電容存在的關係,故而只要在轉折處都會有類似電容耦合的情況發生
我個人的看法是,如果不影響你輸出的clock,那就沒關係
如果很在意,那就在VH和VL各接一個unit gain buffer來隔絕,又或者在VH和VL端點加一些MOS電容也可改善這種突波,不過,無法完全根治,同時,加這些MOS電容時,需留意暫態響應是否足夠

finster

原帖由 shaq 於 2008-1-9 10:53 PM 發表

謝謝 finster 兄的回答，

在轉折處有 clk pulse，我是在清大碩士論文，王順源同學寫的這篇「利用脈衝寬度調變操作在省電模式之高效率切換式穩壓器」中看到的，如附件所示。
因為 ...

我不確定你是否真的了解這個comparator的特點
這個comparator和一般的comparator有一些特點,那就是它具有"磁滯現象"的comparator,也就是類似schmitter trigger特點的比較器,它本身有一個VH和VL的window,所以,你要先模擬出這個比較器的window,不然,你會發現它的輸出結果和你預期的比較器會有些出入

另外,我看了一下你的VH和VL,我印象中你的工作電壓是設在2.5V~5.5V,而你的VH又設在1.96V,而你又沒有計算到這個具有"磁滯現象"比較器的VH和VL,所以,三角波可能會有問題,再者,能否說一下你的Vcha和Vdischa的電壓在工作電壓為2.5V和5.5V各為多少嗎??
因為我看到你的VH和VL設計為1.96V和0.92V時,我想,工作電壓在2.5V時,你的ramp generator circuit可能會有問題

至於你問到amplitude才0.14V是否合理,這個值是有點小,因為如果有一些power supply noise且你的電容size又不大時,就會有問題,如果你的電容值本身己經很大了,例如大於10pF以上時,我想,這個值倒還好
我在前面有提到公式的計算C=it/(delta V),用這個公式來算一下各個參數值

最後,因為這個架構的優點是簡單,易設計,缺點乃在charge/discharge可能不完全,導致cycle-to-cycle會有一些mismatch,如此一來會影響PWM的判斷,進而影響控制Power MOSFET的輸出電壓,所以,在一些教科書上都會提及補償鈄率的作法,再不然就是在設計時,儘量壓低ramp的區域(電阻電容的5倍時間並不是全部落在線性區,詳細介紹請翻電路學中的介紹),不過,這種作法有點冒風險,所以,一般來說加補償鈄率就變成可行之道

youngvate

原帖由 finster 於 2008-1-10 10:03 AM 發表



你的情況是屬於正常的現象
我之前也遇過類似的現象,VH和VL是由bandgap voltage藉由電阻分壓分出來的
然後一接到比較器的兩端就會在轉折點處時會出現毛毛類似jitter的突波出現
而這是因為比較器的輸入端(gat ...

前輩謝謝你的回答,我的VH和VL是由一個OP去掐住一堆的串連電阻,除了分壓出VH和VL給ramp circuit用,其它還要給OVP或UVP等保護電路用,請問同一路分壓出來的這些偏壓也會受毛毛的jitter影響,請問前輩,這一般說來還可以繼續拿來給後級用嗎?
另外前輩的建議小弟試過,目前只能壓低毛毛jitter的伏度,Buffer小弟還沒試過,但這樣好像會增加總電流,這是小弟很care的一個spec.
Thanks again!

finster

你問到的這種情況要看嚴重性,有些可以用MOS電容便可消除掉一些影響(無法完全根治)
最好的作法是用unit gain buffer加電容兩者雙管其下
不過,如果你很在意電流的話,那我只能建議你只用MOS電容來壓低這種現象
另外,只要現象不嚴重,是可以給後級使用的
只是,你要確保後級可以容忍的上限在那裡,而這個容忍上限,是case by case,很難有一個標準

youngvate

原帖由 finster 於 2008-1-11 10:39 PM 發表
你問到的這種情況要看嚴重性,有些可以用MOS電容便可消除掉一些影響(無法完全根治)
最好的作法是用unit gain buffer加電容兩者雙管其下
不過,如果你很在意電流的話,那我只能建議你只用MOS電容來壓低這種現象
另外, ...

前輩,謝謝你的建議,讓我在開會時有個有力的回答.
Thanks again!
Kevin Cheng

shaq

後來跟公司的學長討論後，發現 2.5 ~ 5.5v 並無應用範圍，
故改成 2.7v ~ 4.3 v  (鋰電規格） 其 function 都能正常。

今天，學長叫我下 Ramp generator 的 testkey 來玩玩
我現在有兩個問題：
1. 要怎麼規劃 layout  floorplan ？
2. 目前IC 包裝的型式還沒確定，但想問各位....  Vramp 那點可以拉出來測嗎？ 如果Vramp 拉到 PAD 上，我是擔心 PAD 上的電容、Bonding wire 上的寄生效會對振盪頻率造成影響，所以一直在想要不要拉 pin 腳出來。
有好的建議，麻煩各位提出來喔。