關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告

6 }# e+ I' V5 ?2 w0 }6 J2 w$ J: QWarning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
4 L( X+ n  ^' y: `
這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
( L: T% y! k' y$ q6 R$ x5 u5 \若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
# k, F% T" b0 d0 k$ Q& l" z9 |了解了
4 @& V4 }. u3 M+ o感謝你的解答
+ }* i3 m/ R$ k; E3 ]-----------------------------------------------------
另外還有一個問題   也是在DV階段跑出來的warning 如下:

# N! s  x- Z) @6 q9 x: u; U6 o( Cdesign_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
! ^: J# p6 T$ T$ u1 ^Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
2 |  R9 V. `, r7 D4 x- S         to break a timing loop. (OPT-314)

要怎麼判斷這些warning是必須要解決的
2 z& y- P5 k4 C2 n1 q因為我還可以把波型合成出來
5 j, V, L$ \1 z& D可是我怕最後layout部份會有問題

[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
/ F6 |( V( k: B如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
怎麼確定合成沒錯
還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
4 e) t4 B" J3 B4 w! N: D: o4 o我應該要怎麼修改才好

assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
  b. R' o7 e' z4 K1 Q2 @2 F
! ?/ d# a6 L) f+ \因為是用工作站轉出netlist 然後再合成波形
9 d: E' C8 X) u; w9 |  I  j會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.