layout design的疑問...

averyer

各位前輩~
3 ?" Z( O$ y8 `$ c2 D) ~7 m
  K9 T# ?8 D4 x我目前手上有一io pad是廠商提供的,也有一份他們esd guideline, 不過我發現他們提供的io pad有一部份沒照esd guideline在畫...只有照一般layout design rule在畫...這樣esd不會有問題嗎?還是esd guideline只是參考?(不可能吧)我可以就照他提供的pad畫而不要參考esd rule嗎?

semico_ljj

esd guideline确实只是參考，可以根据需要适当变大或变小。

qetuo852

我是覺得只要注意 rule 裡有關 esd 裡的幾個點就可...
至於..如果還是不太確定的話
$ S+ y4 v% C. {2 x9 {- F" E0 ?3 M可問問看廠商是否確定~

: ^+ x! a" g- Q順便多學點東西
3 D( E* ?$ ^* Z2 D) r互相學習，才有進步

CM168899

如果IO 一切layout 照esd guideline在畫
你的產品就會比別人大
cost 就比別人高囉..................想想吧

腳踏

提供的是有驗證過
- S4 ?' g# n% X# F用下去
rule 越小越好

ecalfs

ESD layout 是一門學問, 變化很大很多元, 其實本來就沒有的一定的標準
6 Q8 S# e* m- eESD rule只是一種簡化的結果, 知道基本的rule即可,但勿被誤導窄化

pkjordan

有些是可以偷rule的
! J1 S0 h. _" i5 U* x# S可以問問看廠商唷
, S9 g" e) x+ @/ {順便學學他們是怎樣偷rule也不錯唷
' V4 o3 d0 q2 X2 r3 c& x/ r4 ~共勉之

Davidy

ESD succesful or fail base on layout, design and process, you should consider above 3 items.

lin.weite

通常FAB所提供的esd guideline我們公司在Layout時也只是參考
如果完全照guideline畫,那Chip Size就會很大囉!!

12345

原帖由 腳踏 於 2009-2-12 10:24 AM 發表
( I& J/ X) z  ]- S提供的是有驗證過
" e0 Z( o# ~5 w用下去
. {1 z6 [: s* [rule 越小越好

  e2 g# b8 b4 _1 c$ p2 a2 J" Y正中
  l+ w% b* j1 T# E/ p) h沒錯,他敢拿給你,就是驗證過,esd打不過,就叫fb場賠,不過不可能打不過,敢給你用就是OK的,用下去,真的是越小越好

cindyc

原帖由 12345 於 2009-5-24 02:46 AM 發表

7 \4 J" U+ j8 D8 C( G  ?. i正中
1 H' x3 d% o7 L. h& U  v4 c8 S沒錯,他敢拿給你,就是驗證過,esd打不過,就叫fb場賠,不過不可能打不過,敢給你用就是OK的,用下去,真的是越小越好

1 l: r% `0 }8 N* K0 w/ A% k% c0 u* A

以上說的都沒錯
不過之前我待過的公司也有自己try的
當然啦 公司手上銀彈要充足囉
其實這就是經驗值啦

wangli1013

这里都是台湾的同胞？繁体字看不懂。。。郁闷

ceochu

繁体字看不懂的話
可以使用Firefox的同文堂套件!
+ G' |4 a  L  t! }, j/ a! u0 A很方便的唷^^

lnxmj

厂家的esd rule都很保守，一般情况下不可能完全按照esd rule做。这就需要自己和公司仔细分析和实验了。

lethalkiss1

fab 给的都是保守值啦，  许多rule 还是要靠经验去积累和判断的~~~

cas

esd rule is reference for designer without esd simulation and test. in pratical design, tapeout-proofed esd io is ok