關於PrimePower的問題

day766

想用PrimePower來測模擬耗電量，所以要先用Design Vision來Synthesis並產生VCD檔後，才能被PrimePower讀取，請問這是對的嗎？

另外，要在Design Vision產生VCD檔，必須在testbench的檔案中加上.dump的語句。我的問題是，
" h( _% B6 g0 N2 }- e+ m4 [' S  W/ D
, Y; h6 H( l" w, a* @+ Q" V% B請問在Verilog跟VHDL這兩種語言的檔案上，分別要怎麼加這個.dump的描述呢？(不知道要寫些什麼)

tommywgt

"沒聲"在嗎?
有空的話幫回一下吧!

masonchung

這是用來做gate-level的Power的模擬
, A% g+ J! g# d" ^( q) z所以要先用Design Vision來Synthesis並產生VCD檔後加上 gate-level netlist 才能被PrimePower 分析

; o# S( o8 E3 e' d- I9 o3 CVerilog dump VCD :
: r& }! m+ O& Y* Z. N! Z6 c$ ^
initial
  begin
# u; d( _5 K/ p2 ~1 h% D    $dumpfile("dut.vcd");
    $dumpvars;
  end

Cappuccino

若用VHDL的話，可以不用在testbench加dump敘述
" L4 z# F+ [" A$ K4 c3 |9 Y+ r5 s以用modelsim跑模擬為例，可直接在modelsim的run file裡加以下敘述
9 y9 ]1 ]4 W: V  n好處是不需要更改原來的testbench
9 e% [0 r# @& e: B' v; m7 ?5 X有點久沒用了，如果寫錯還請多多包涵

" J/ z- w2 Z/ ]. C3 w8 O/ NEx.   run.do

, E6 r2 Y& R1 ?% |" @2 lvsim -t 1ps work.tb
Dumpfile design.vcd   (或vcd file design.vcd)
' p0 @8 e6 D1 t8 I2 @Dumpvars 1, /tb
- n; S: R: y5 E8 k- X' GDumpvars 2, /tb/design

masonchung

這裡有一段 VHDL TB 可以產生 dump file

6 d7 V+ w% f6 e: Q; x- n% r4 |use std.textio.all;
& `1 t7 l, r% ?# g2 b# n, Uuse work.string.all;
architecture tb of test is
   file io_file: TEXT open WRITE_MODE is “sim_res.dump”;
, M5 Q' Z" ^1 {8 k7 F" Obegin
     writing_sims: process
         variable buf: LINE; -- predefined access type in TEXTIO
     begin
         WRITE(buf, “Simulation results:”);
# U$ ]0 I+ d+ q! w8 k1 X         WRITELINE(io_file, buf);
         loop
             wait on CLK;  -- loop execution on every clock edge
! a* v: J! _; N             WRITE(buf, “Current time = “);
             WRITE(buf, finish_clk);  -- current simulation time
- ~) k( `/ K, i. g  a& m6 f- t             WRITE(buf, “, clock = “);
2 e! Q- ?' p, Z% J, Q2 L2 ]) ?             WRITE(buf, clk);
; {5 y: a6 `6 i             WRITE(buf, “, in1 = “);
" e" ^! U( x* L$ }. [, k             WRITE(buf, in1);   -- integer type
; m+ g/ k- ?  H! Z! }6 m% E% O( I             WRITE(buf, “, out1 = “);
             WRITE(buf, out1); -- bit_vector type
             WRITELINE(io_file, buf); -- write line to output file
        end loop;
    end process writing_sims;
4 G: c. K& s. O2 S. }6 yend tb;

jason_lin

Xilinx針對試算Power有提供自動產生VCD,不知是不是你們要的.
此方法不需寫code,只要寫test banch就好了.
( y" A  L/ {: {: o; \. k! f, VXilinx試算Power方法是由模擬後產生VCD file,然後再參考VCD file由Xpower軟體幫你自動算出,要算出最準的Power,則要仔細寫test banch去模擬.
產生VCD方法如下:
" \# ~) H  H# M/ X7 H- F
............糟糕......我不會貼圖ㄝ.....
我把方法做成一個圖片,圖貼不上去,需要的人傳短消息給我,我再寄給你們囉^___^

jason_lin

補充一下^^
- b2 x; l( \0 u8 _, q7 B7 O是使用ISE自動產生VCD檔,不需用語法去產生.

tommywgt

"沒聲" 感謝你的標準答案
另外也感謝其他人的回覆跟補充