VHDL基本語法請教

day766

小弟最近要用Deisgn vision來synthesis一些VHDL code，最後目標是能用PrimePower來測出這processor的耗電量。
9 w9 V4 e+ ^6 ^4 q  @% V現在卡在一個問題不得其解。
其中Program Counter元件的code可以用ModelSim的軟體compile，可是在Design Vision卻沒辦法synthesis.....
其error code為An if statement containing a clock event has an illegal else branch and is not supported for synthesis.
後來去查，才發現在synthesis的過程中，元件不能有任何timing 或 clock的描述在其中。

元件的碼如下

        process(PCclr, PCinc, PCld, PCin)
3 ~- I3 R& J; j5 K% e) k, j1 B        begin
                        if PCclr='1' then
" q* U6 t. d. i$ U+ i                                tmp_PC <= "0000000000000000";
) M0 @# M" l: U5 k$ L, H                        elsif (PCld'event and PCld = '1') then
                        --elsif PCld = '1' then        
( k: P& P  Q0 s( y  W% E7 q                                tmp_PC <= PCin;
9 C' o% ~* t8 {$ J* ~7 H  \, f4 a                        elsif (PCinc'event and PCinc = '1') then
) U" }' D7 a8 M7 A                        --elsif PCinc = '1' then
2 A0 B8 v- W8 c7 K; s" }0 P; {* w                                tmp_PC <= tmp_PC + 1;
                        end if;
: X3 I1 F' ?+ ]        end process;

3 g! N" U" z, I( a: N& R) U1 E也就是說問題出現在event這個敘述。由於剛學VHDL，所以對有些字元描述不是很清楚，請問可以怎麼改寫或替換呢？

yuming

-- 使用雙層 if 指令看看 !
  ]7 t& j1 A$ `- Vprocess(PCclr, PCinc, PCld, PCin)
4 O( m) n* w8 ^# g6 kbegin
4 C" D; M! f0 ]9 c4 V4 W5 R   if PCclr='1' then  tmp_PC <= "0000000000000000";
   elsif (PCld'event) then
0 }2 W" d4 s( U$ F6 T: ~      if (PCld = '1') then
              tmp_PC <= PCin;
6 D6 h" a( C7 t  x      elsif (PCinc = '1') then
              tmp_PC <= tmp_PC + 1;
$ u$ A1 X; P5 _     end if;
9 ?: G, [  ?* p' |! `. O   end if;
end process;

ssejack1

您要的是 ASYNC. LOAD/CLEAR ? 如果是建議如下:
7 d+ C( K; w$ ]: F: f- Vprocess(PCclr, PCinc, PCld, PCin)
begin
: k0 D4 x, [# u4 g# bif ( PCclr='1' or PCld ='1')then
     if( PCclr = '1')then -- ASYNC. clear
         tmp_PC <= "0000000000000000";
     else -- ASYNC. load
        tmp_PC  <= PCin;
/ r" }4 W& K) X& ~: r     end if;
4 v) n% P, M0 C+ p* }; Velsif (PCinc'event and PCinc = '1') then
     tmp_PC <= tmp_PC + 1;
end if;
end process;
如要的是 SYNC. LOAD / ASYNC. CLEAR 建議如下:
5 q4 d% I, W: Aprocess(PCclr, PCinc, PCld, PCin)
6 I) S% n( z1 ?9 h4 {- Ebegin
if ( PCclr='1')then
         tmp_PC <= "0000000000000000";
elsif (PCinc'event and PCinc = '1') then
     if( PCld = '1') then   -- SYNC. load
         tmp_PC <= PCin;
     else                        -- upcount
         tmp_PC <= tmp_PC + 1;
     end if;
end if;
+ F' ^/ ^4 G" z3 E- I. g" Kend process;

day766

試過兩位大大的方式，還是不行。情況是，只要有event字元的出現，Design vision就會出現illegal的訊息。我之前在compile有遇過類似的情況，就是其中有些字元是用ZERO來代表"0000000000000000"，可是compile的時候會說不認識這字元，所以我改成"0000000000000000"，就沒問題了。現在在synthesis的時候遇到認為event是illegal，所以我想說，是不是有類似替換字元的方式可以使用？因為當我把event刪除時，synthesis就沒問題了。但這樣怕又失掉原來的功能。

ssejack1

Sorry ! 沒仔細看啦....
2 o- l' Z1 G9 M; Z/ b應是< PCinc'event> PCinc空格'event 才是! ( PCinc 'evnet and PCinc='1' 是 edge trigger , PCinc='1' 是 level trigger (latch ); event illegal 應是缺<空格> 造成的吧!

addn

您好
; w$ F$ n0 E" v. i
; S6 n3 K, ?' j5 _應該不是event問題
否則Design vision不就沒辦法合成同步電路了
# I, T9 v& p$ c3 F0 P6 i7 r; J, b
) m, k6 p6 q; k# ?0 ~* c$ M6 ?VHDL的語法event,Design vision應該會有支援才對

+ B4 Q/ f% U% M( E6 j0 q* U5 Z個人認為你的CODE寫法有些問題,一般COUNTER只
會有一個CLOCK去驅動,而你的寫法卻有兩個(PCld'event及PCinc'event)
. Y* W5 Z0 w/ ]1 |建義用一個全域CLOCK去做同步

yuming

sorry ! 昨天沒看清問題 ! 問題點 就像 addn 所說的 :
  ]. g6 c% U* I+ K現實中沒有(至少我不知道)雙 clock 驅動的 Register !
7 B( R: J* e, Z9 B因此前一段程式是可以模擬 , 卻無法合成的 !
: y2 g9 A& N7 R
0 O1 a3 d) L& c: B1 i( S# z可改成如下 :

process(PCclr, PCclk)
3 S1 @" V$ O" P, L1 U- u( e! pbegin
   if PCclr='1' then  tmp_PC <= "0000000000000000";
4 K1 H7 y: `/ |1 F/ Y, j   elsif rising_edge(PCclk) then
$ ]( y& T6 c- Y& }+ t      if (PCld = '1') then
! i. Z! S+ Z3 }' i6 P              tmp_PC <= PCin;
      elsif (PCinc = '1') then
# U) l, p% B/ w1 w, }              tmp_PC <= tmp_PC + 1;
! S4 A+ t% K; H5 R$ ?. f) [2 ]     end if;
   end if;
( @2 X7 H; O* d1 t' pend process;
9 }; k# Q! v& X8 n
但此處  PCINC 相當於只要 = '1' 就會作用 , 如何改成每次變動作用一次
! 就讓你試看看了 ! (PCINC 可能不只一個 clock 寬)