請教power on reset電路??

ainge

請問各位先進, power on reset電路的工作原理??
7 _. ?( q6 n' o+ z; s6 O$ K4 j; d; |或是有相關的資料呢?
: D- m( C, S4 V! g7 \9 f7 TThanks!!

monkeybad

Power-on reset have two tasks
1. Ensuring that the processor starts at a known address.
2. Hold the reset signal until three events have occurred:
" t1 S# l) L# T  ^(1)the system power supplies have stabilized at the appropriate level;
# S6 \8 d) Z. M" |+ q" b* F- B# s* n(2) the processor’s clocks have settled;
; \/ F. L0 H3 V$ T& i' |(3) the internal registers have been properly loaded

電路設計難度在於通常要求非常省電(<3uA) 而且在切換電壓要求越來越低時會越來越難設計
1 J$ T" `! w5 _, V* J# @以前舊的架構是用R C去做delay
在比較現代的IC是用OSC Clock做delay 假如在配合DFF就可以做switch debounce
立琦有出一顆RT9801A/B 可以參考一下 另外MAXIM也有出相關的也可以參考
9 h6 N, P$ Z* a# p  _: |; f( x
  x* t0 G" y: D% C0 S+ K我以前有設計過一顆 但是我是看很多家的datasheet自己拼湊的
雖然規格不是完全符合但是還可以用
- n0 _& D- `& z6 g8 i至於真正的電路是怎樣弄的還請有經驗的人提供一下意見吧
8 V2 t* H3 W  B" Y# j- l- y2 {6 o
: ?, y+ w; n! ?' s5 v6 G' P2 ?大致上我的電路原理是這樣
基本上就是 先產生一個參考電壓 通常是用bandgap去做
然後在把輸入電壓接到很多個串聯電阻做分壓
* [+ Y% P! ]  E; k4 R- V1 _. Y然後把電阻的分壓與bandgap電壓用一個比較器做比較 得到一個trigger的信號
這個trigger信號經過一個delay機制 delay機制是用OSC震出一個clock還有經過一連串DFF來達成delay的效果
然後系統在剛開始Power on時就會送一個reset的信號
現在用這個trigger信號去把reset信號鬆開 (用邏輯閘去做運算就可以了)
2 N! }( f2 d# i; x3 {也就是原本強制reset的信號可能是low 現在經過一段時間鬆開後便為high 然後系統就開始正常的工作了
" c/ o3 A7 S' A: q; \% c( ?: l
) v( K. A% P& n- |- A: ?4 ]另外還有切換電壓時要加一些類似遲滯電壓的電路 以免電壓有noise或是不穩忽上忽下 reset就一直在那邊切來切去
6 s5 [! I; b% ]  b
[ 本帖最後由 monkeybad 於 2007-8-3 05:01 PM 編輯 ]

sjhor

哈哈  說的很清楚唷!!
4 }1 B3 x. g& S$ |9 r& q4 E( J不過以上的電路都相當的複雜!!
' H2 D1 F8 I: p若是  IC 內部所需要的 Power On Reset 電路!!
) g$ Y# W7 \% A- v5 M0 a& _9 x: e通常是簡單的RC充放電加上 有遲滯的 inverter 就可以唷!!
) G  h  }1 N1 [; Y& ~, C3 T這個  只有在 Power On 瞬間才會吃電  其他時候都不會有電流!!
0 a( S1 v2 e/ V, V3 e3 O0 @& M. p我想  如此應該就夠唷!!
不需要太精準的電壓轉換值和精準的 delay time 的時候非常好用唷!!
' i6 p* J+ [' v
至於電路!  trace or 找人家的 patent 就非常多多唷!!

finster

補充一下我們自己的作法
我們也是用R-C的方式來作,不過,是用diode-connector 的MOS R和MOS C作R-C
- L! c" e, D( ^. g( D另外,我們不用inverter,而是用schmitter trigger(中文該是翻作史密特)來取代inverter,因為Power ramp的時間在不同的系統下會有所不同,而且Power noise也是無法確定的,故而用schmitter trigger來製造出一個window,使得抗Power ramp noise會有比較好的效果
( V; T( \. R# C' ^: H7 P+ o再來,因為使用R-C,故而schmitter trigger的input端並不是最高電位,會使得schmitter trigger在Power supply穩定後有current在消耗,為了避免這個現象,我們會在R-C的連接端用一個weak PMOS,當Power ramp未達穩定時,這個weak PMOS為OFF,同時Power-on-Reset處在reset的情況
在Power ramp檼定後,Power-on-Reset處在off的情況時,weak PMOS為ON,讓R-C端拉到最高電位,使得schmitter trigger不會有任何current在消耗

klim

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6 m, a2 M7 c! K

  [; H* A3 o8 X0 |( z    請問您的"遲滯電壓"circuit怎麼設計?