TSMC 0.18 MIM電容LVS錯誤

ccy3065

請問各位高手.我已經畫好了一個MIM電容.
畫法如下.
6 _  B1 \: r& g7 c( T. i" |1.先打上VIA56
2.用CTM5和Metal6(這兩者同樣大小)覆蓋再VIA56上
$ N! U* D* k# {$ P$ L  F3.再來是Metal5包住.略大於1和2
4.最外層用CTM Dummy包起來

5 s* u- s- ^! s6 e  q0 cDRC已經確認過了.但是LVS有誤.
7 d5 ^3 l& M7 L7 O  j
LAYOUT NAME                                           ne  SOURCE NAME
************************************************************************************************
) B( \  m8 Q$ h! B- d2 RC0(-96.425,-81.585) C(M5)                                C0  C(CP)
  bad component subtype

. g* y9 V( ^* G9 }* s3 [- o- \
& x4 \, P$ f* s請問是不是我有少包了dummy之類的.因為layout好像是只有看到M5.但是.sp檔是識別成電容!
# T6 h( b9 n( P, e* Y4 g% w謝謝各位啦!!

JoyChou

怎麼看起來你的SP檔是要你畫POLY電容的樣子?
你們的MIM電容在netlist裡是定義成怎樣的TYPE?

ccy3065

感謝J大.我已經解決了!
  h" {" r: {6 `果然是你說的問題.
我的schematic呼叫錯了!
謝謝你!!