video decoder 的AFE 板

southhh

我正在做包括clamp VGA AD 的前端的板子，用現有的器件逨搭，然後配合FPGA 的板子跑video decoder 的算法。需要驗證 AGC 和clamp 的loop效果。目前對于clamp 遇到困難。怎麽結合 up 和 down  逨做或模擬 charge pump？
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在 video decoder 的 AFE 部分由 clamp VGA 和 AD 组成，請教高手，目前所謂的“10比特数位处理 ”前端的 AD 应该配 10 位的还是應該用12bit 的，因爲若用10bit 的，考慮噪聲等因素，有效位到不了10bit，所以是不是應該用12bit的，然後讓數位部分再去處理？
問題二，clamp 目前多用charge pump 來做，數位部分給出 up 和 down 的充放電控制信號。請問是如何把up 和 down 的信號的持續時間轉換成 電流源的充電時間的？
如何用分離器件麳組成充放電charge pump 麳驗證IP中的 up 和 down  的嵌位控制？

tommywgt

如果只是設計AFE的話, 我建議用幾組GAIN去選擇就好, 電路馬上簡單超多.
  Z8 n6 k" d$ N至於你問的clamp我並不明日為什麼用charge pump來做. 如果是charge pump電路而言, 難道不是為了提供一個VREF去調整GAIN用的嗎?

ADC 10 BITS我個人認為已是最小需求了, 12 BITS會好很多. 設計時也要考慮AFE電路跟ADC之間搭配的問題.

southhh

clamp的方式是算法找到每一行的 back poach 的位置，取電壓值和設定值比較，若低于設定值，就發出持續一定數量的clock奪得信號，打開電流源充電，使得圖像的這一行的黑電平抬高，是用電流源 一般400uA逨給的耦合電容充電。

現在絕大多數的decoder都是這麽做，但是具體的前端的這麽÷部分的實行方式，需要高手逨講解一下。。。。

tommywgt

基本上我同意你說的, 我也明白你為什麼要這麼做.
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但是
+ K' D+ J5 f8 f7 _0 I/ j1 n試想, 一個標準的影像信號大小約0.7V, 考慮可能會遇到比較大一點時的情況如:1.2V
假設你用0.18製程, 你還是可以使用電阻來給定一個電壓.
2 z/ N9 j5 s' v8 }你可能會問進來的信號又不見得標準, 或者SYNC的信號宽度也許也不一定是對的, 這些都會影響信號的LEVEL
8 z; K  T; t' E5 d6 U; B+ B假設你夠瞭解影像信號的話 你會發現我們有興趣的只是正信號的部分, 負信號只要能提供足夠的SYNC資訊就足夠了
最後, 只要這個影像經過AGC後到達ADC輸出後, 數位電路要做任何的DC補償或其他的事, 都是輕而易舉的.
老實說, 我會這麼建議的原因是因為我是digital designer, 大部分的案子中, 我喜歡用數位電路去取代大部分的類比電路
& z( o% N7 ~' h' a7 N7 Q; [3 j2 r) y3 S6 R因為不管怎麼說, 數位電路好控制, 穩定, core area跟power consumption也有可能比較低. 有機會比類比電路小一點, IC的良率也有可能高一些.

/ M8 |9 z/ ^% f( ~& a+ b# f在我做過的電話中, 我是這麼做沒錯. 另外, 我目前只有完整的做出video encoder, video decoder我也沒有機會做出完整的chip過. (因為不知找誰付錢...OTZ) 所以你就參考參考吧