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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › netlist 的問題
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[問題求助] netlist 的問題

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1#
發表於 2008-8-12 16:25:51 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位大大:; a* m8 }: p6 O' H: \* z1 O
小弟想請教一下..... P7 _. |% ?; D+ [4 X  C
RTL程式跑完simulation後...如果想做出netlist做測試
& W5 N* l( @- E! S) W該動作如何(做netlist)?  我沒有做過 有哪位大大可以指教一下嗎? $ D" A: B% j8 I4 `5 M

  m3 j- F# B( m9 h謝謝
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pai001
2#
發表於 2008-8-12 19:07:00 | 只看該作者
RTL simulation完成後!1 W% u" O9 z' _8 V% ]- b2 M1 P
synthesis RTL Code --> 產生 Gate Level netlist ---> For Gate Level Simulation
3 ^- X7 w  E8 e7 H$ |  ]& L0 {Synthesis tool --> DC `Ambit`很多都可以..." G+ m) q/ @. n- y; N
是問這個嗎?
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3#
 樓主| 發表於 2008-8-13 08:52:10 | 只看該作者

回復 2# 的帖子

pai001大大1 d2 ]1 A/ U$ F# `" w
感謝你的回覆.......你說的應該是吧  其實小弟我也不是很了解* @8 u- I1 F. c: f
不過還是參考你提供的方向去找資料好了...  感謝
7 P) T4 R" B+ b& x% o: R6 R非常感謝
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