關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告

/ C6 G- E# w, G5 W! AWarning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
; `! ~, g. k/ a6 j
0 D: G2 ~2 H3 s4 ^( ]這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
" _; A3 Q9 |* J/ J5 R若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
4 T( ~# E4 s& W/ ~: H了解了
感謝你的解答
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* w! f# b9 N9 Q5 W另外還有一個問題   也是在DV階段跑出來的warning 如下:

design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
8 {) l' ?! B( J: q& {Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
+ p' d( k) E5 p( O( |         to break a timing loop. (OPT-314)
4 F. i! F4 A3 JWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
         to break a timing loop. (OPT-314)
! f7 |: f3 L& y6 ^8 Z6 |3 n) {2 A. a1 [
" f- K9 ]6 z9 h; Y3 f; l) W: B要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
" G) b+ y% e/ L! h7 x可是我怕最後layout部份會有問題

[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
5 {" j/ ?  x$ ~如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
怎麼確定合成沒錯
還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
: _8 c. w, c3 I1 I8 I% G' T5 ~我應該要怎麼修改才好
2 v# V3 O% H' U. W2 ^* c) O( J
" t" Y) W" ~/ T) R# ?assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};

: ^0 B8 b0 {/ V- I因為是用工作站轉出netlist 然後再合成波形
會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.