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各位大大,5 ^, ?2 f2 h2 w
% Y: S/ N! o8 ` [; Q" n F! C 問題一:3 f# X1 ?, i- v
我在用xilinx ise合成時出現下面警告,這是什麼原因? 該怎麼解決呢?
7 F' D% D9 v4 E. I, A4 x# k4 y1 m1 `% C 我的程式在Xilinx ise 執行 在implement Design 中的Place &Route 項目,出現警告,它說明如下+ m- v1 p( m: s
WARNINGhysDesignRules : 367 - The signal <clk_IBUF> is incomplete. The signal
+ R/ S2 v5 P9 M7 B9 B/ Z) _) v WARNINGhysDesignRules : 367 - The signal <reset_IBUF> is incomplete. The signal8 q) n# r4 p `1 `8 Y
這些是怎麼回事能請大大幫我解答嗎? 謝謝您0 I7 ^6 {' x; x0 ~; M
; W7 W0 m% ]( @7 J) ?9 B" E! `- v 問題二:% d! a) Y2 [2 G1 ^0 q# v0 x! D
# g9 v0 Y1 H" j 因為我用xilinx ise 合成之後再用vericomm 把程式嵌入FPGA 但它出現我的輸出沒有定義,可是我在Xilinx 中的Assign ' t/ Q6 h; q7 A4 j" j
* I' d# K: n0 e; T- X* @ Package pin 早把FPGA的接腳編號打上去了,可是在vericomm還是說我的led 沒有定義!這是為什麼?, j0 G, j9 N# S4 n$ R5 S0 p0 _
2 A9 ]3 T/ Q. S/ r7 Z 其中FPGA有它FPGA 的LED接腳,我把它打上去對應我程式的LED,但卻還是說LED沒定義。 |
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