Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
查看: 23845|回復: 17
打印 上一主題 下一主題

[經驗交流] 懸賞100RDB:求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別?

[複製鏈接]
跳轉到指定樓層
1#
發表於 2011-12-30 10:35:30 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
100Chipcoin
本帖最後由 CHIP321 於 2011-12-30 10:37 AM 編輯
! o& k+ }4 H+ _4 K+ ^- V+ w! d, q' P# ]$ p: f: t. a
多次測試中 ) O  V! e3 Z0 o$ C
---------------------------------------------------------------------------------------------------------------
8 M0 |" ?9 [4 G( {9 n6 E/ f( a3 Q# P; j2 S* y7 o

1 r( ?. B* t" {2 ZVSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓,測試結果有很大差異(2000v以上)。
* }6 a9 n4 v8 q# k
# {( ]1 R; ?( ?7 w4 ^( |8 r疑惑很久了,也見過別的朋友提出過這個問題,誠心求解
: [/ B/ Y+ P! R% d

7 u0 ~/ Z: u6 f4 W0 l----------------------------------------------------------------------------------------------------------------
& c- Q, X9 h/ ]* dPS:
. j& a$ U, o# k6 n( O1 \* I" l3 {: Y1假設電路結構是模擬+邏輯電路,無SR7 I% _2 I- Z/ O
2已經做HBM仿真模擬,各個node又具備完全一致電壓差,電流值
/ K: }1 l# D% N( J! w0 k3考慮初始值,但是在HBM發生后1ns,左右很快會被上升電壓Reset
2 ^" M2 `8 _- P' @7 j$ D& M- T) m

最佳答案

查看完整內容

我的理解如下,希望LZ采纳: 假定在线路中有一个MOS管,Drain接到Pin,Source,Sub接到Vss,Gate接到内部电路。 假定初始状态整个电路处于0电位, Pin-Vss正电压时,Drain端电位升高,由于Gate到Drain之间寄生电容的影响,Gate仍处于低电位,因此该MOS管处于关断状态; Vss-Pin负电压时,Source,Sub电位降低,由于Gate到Source,Sub寄生电容影响,Gate处于高电位,,此时MOS管处于开启状态; 如此,在两种测试方式下,MOS管的状 ...

評分

參與人數 1Chipcoin +10 收起 理由
chip123 + 10 站方對等贊助加碼懸賞!

查看全部評分

分享到:  QQ好友和群QQ好友和群 QQ空間QQ空間 騰訊微博騰訊微博 騰訊朋友騰訊朋友
收藏收藏 分享分享 頂 踩 分享分享
2#
發表於 2011-12-30 10:35:31 | 只看該作者
我的理解如下,希望LZ采纳:2 ^- ]2 W% H' v. D8 ^- W
& t- R' U$ S+ G. g# L
假定在线路中有一个MOS管,Drain接到Pin,Source,Sub接到Vss,Gate接到内部电路。
8 K2 Y" f5 ?4 N2 N& C$ V7 \假定初始状态整个电路处于0电位,
* E* i4 m2 @6 s1 RPin-Vss正电压时,Drain端电位升高,由于Gate到Drain之间寄生电容的影响,Gate仍处于低电位,因此该MOS管处于关断状态;; ?8 J" Y5 H: b0 D; k' u
Vss-Pin负电压时,Source,Sub电位降低,由于Gate到Source,Sub寄生电容影响,Gate处于高电位,,此时MOS管处于开启状态;! g9 n  l+ P) e4 g4 n8 ?% ^
6 i  J" F; h; x7 M: O2 B0 n7 w  _
如此,在两种测试方式下,MOS管的状态不同,也就造成HBM结果不同。
回復

使用道具 舉報

3#
發表於 2012-1-31 11:22:13 | 只看該作者
首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
4 W# c. K( ~5 a0 G                                                            2. Junction順逆偏造成的差異. |: K+ B# k& [) T
/ ~/ t+ F' q( I6 E- \6 T7 x; I! }
再者如果是單顆元件應該有接近的HBM level
5 I  T2 Z5 h. {3 s* N* \$ E如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.$ B; M& x% |: o/ w" j
0 {0 l: d: s7 a- ?- j
但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
! x3 l0 G, u! Usystem level有時可以排除很多在chip level遇到的情況.
回復

使用道具 舉報

4#
發表於 2012-2-11 11:44:34 | 只看該作者
多次測試中
, h7 E( v" ]) ~0 n3 `; b---------------------------------------------------------------------------------------- ...# @/ u2 F6 n* m  ?  s" T6 W
CHIP321 發表於 2011-12-30 10:35 AM

# I* D( Z6 z! O) K* y. e8 W' @5 ^8 Z$ S+ C5 `
看似相同的注入出现不同的结果,好奇怪,测试点的对称性
回復

使用道具 舉報

5#
發表於 2012-2-11 11:45:16 | 只看該作者
应该是接地线的分布参数的问题我猜
回復

使用道具 舉報

6#
發表於 2012-2-12 13:40:29 | 只看該作者
看以前这个帖子发现同样的类型问题,可以参考一下,希望Lz能共享事情发展的进展!!!
" q9 z) q( f' A7 x& D- Dhttp://bbs.innoing.com/thread-11817298-1-5.html
回復

使用道具 舉報

7#
發表於 2012-3-7 13:58:03 | 只看該作者
沒辦法畫圖, 大家聯想一下或者自己畫張圖,8 f3 g5 h, u. `& d2 ~( Q
$ P1 I& }4 I5 H) q
舉例GGNMOS single device for HBM test" X; U& O4 b3 Z+ T, ~
only 2 pin (I/O and GND)
& }1 a# [/ o3 r7 ]9 w6 K' S( k' \# x
GGNMOS (drain-I/O; source & gate & sub - GND)
) S" x& c2 T" ~9 _' u記住ESD一個重要rule, drain contact spacing會放大,7 H5 I- Z0 {( x4 K5 G

( M. O/ u. W: p- j2 u6 n( ~% w假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
1 j$ F% F4 x2 _反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
; G4 Y. F$ M: k5 b& w# X
) v6 C" G) p6 x3 V3 d這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
0 T; g$ O% U5 g$ v要考慮可能反過來打負電壓其實是沒有ESD bypass path~
) g8 p5 R3 b9 I$ G7 d
, @1 y; D7 x* m. v0 b1 ~( v2 M(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)
回復

使用道具 舉報

8#
 樓主| 發表於 2012-6-5 14:27:55 | 只看該作者
回復 7# marvel321
; W6 W5 }4 z! P0 LDear,您的观点和我之前的理解的非常接近,但是这个才是我开始疑惑的原因。
- j. ?: a7 M4 k/ [* f这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。- T# v2 v. I# y9 t6 D
搜集到的可能的解释有:7 j3 S: U' D; a$ U
) r- ~0 S$ r  M8 O
1:“能量”传输接入点不同,一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论,但是没有更详细的说明)* `7 c$ ^0 O0 W$ r
2:从两个不同测试,不同端口看,电路拓扑结构不同/ j0 Y% ~1 a+ N2 n; D( A
3:机台测试电路与测试模型是有差异的,差异导致不同6 t! y  H! [/ c' _
4:浮栅初始电位差异( h7 K7 t. ]- J

. ]# x) _# ?/ v4 ~$ m: Z* F4 `% D对于1,缺乏更完善描述问题的资料,不理解。$ b7 P3 R6 n" O
对于2,虽然拓扑不同,但是各个节点压差并无差异,会引起损坏不同吗?
  M$ `6 a6 I, p5 ~( j  M对于3,缺乏资料,待验证
6 d( M+ U+ E, y9 L对于4,我最认可的答案
( e  U) Z& I, G( H" D4 W8 }! g& O, s% Z/ D; W; v
但是
% p( u4 @, A! T- K4 G若ESD Devices Gate 与source未连接到一起,marvel sir描述的问题的确存在,而且的确是两者不同之处;甚至可能会由于锁定电路导致逻辑,Gate电压差异,如果这些电路加入在ESD控制部分,也可能导致差异,这些问题都曾经发生过。+ ^- c6 L1 }; L0 v: D) I, l
但是我们在ggmos中,未含有SR锁存器的情况下,依然遇到这种问题,则很难解释。
/ w  I% N4 ?! c# [) V# F! h/ i我们也对这种情况做了仿真模拟,事实上,即使把Gate上寄生电容电阻(包括线电容,线电阻)增大10倍,在脉冲发生时候,Gate电位在小于1纳秒左右即被重置,影响甚微。
8 T7 z; O. @' I; b2 R而EMMI也依然证实ESD Device 挂掉了,使得之前的理论无法解释实验。姑且吧责任归结于机台了。- u: |) C  G. n) x) R! N
) h) g3 G4 K! O- O1 i5 L
问题搁置很久了,感谢marvel321 sir,这个差异应当是确切而且贴近题目的。
8 u5 x4 U: n  a+ _! P/ O7 y6 u+ y& X" F其它讨论也很有意义,但是还没有很明确证实对ESD 测试的影响
7 Z% ]1 }* \0 p悬赏结束,但是还希望大家能继续关注这个问题,把好思路Share出来~,完善这个问题点。
回復

使用道具 舉報

您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-11-1 07:27 AM , Processed in 0.185010 second(s), 20 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表