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沒辦法畫圖, 大家聯想一下或者自己畫張圖,8 f3 g5 h, u. `& d2 ~( Q
$ P1 I& }4 I5 H) q
舉例GGNMOS single device for HBM test" X; U& O4 b3 Z+ T, ~
only 2 pin (I/O and GND)
& }1 a# [/ o3 r7 ]9 w6 K' S( k' \# x
GGNMOS (drain-I/O; source & gate & sub - GND)
) S" x& c2 T" ~9 _' u記住ESD一個重要rule, drain contact spacing會放大,7 H5 I- Z0 {( x4 K5 G
( M. O/ u. W: p- j2 u6 n( ~% w假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
1 j$ F% F4 x2 _反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
; G4 Y. F$ M: k5 b& w# X
) v6 C" G) p6 x3 V3 d這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
0 T; g$ O% U5 g$ v要考慮可能反過來打負電壓其實是沒有ESD bypass path~
) g8 p5 R3 b9 I$ G7 d
, @1 y; D7 x* m. v0 b1 ~( v2 M(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法) |
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