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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › PLL的LAYOUT該注意啥
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[問題求助] PLL的LAYOUT該注意啥

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1#
發表於 2009-4-29 22:41:05 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
PLL的LAYOUT該注意啥PLL的LAYOUT該注意啥PLL的LAYOUT該注意啥
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obovolo
2#
發表於 2009-5-7 06:14:40 | 只看該作者
despite ur vco, be aware of the matching issue of ur pfd-cp.2 o, @9 o$ ~* m" J) F0 i1 |7 T
most dividers r now simply digital logic, so focus on ur vco, pfd-cp and high freq prescaler if u got any.
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gyamwoo
3#
發表於 2009-5-13 00:23:14 | 只看該作者
除了注意對稱性外
1 C2 y4 o$ {! L. F0 F$ h0 o3 c0 p6 y) R$ Bpll是類比跟數位都有的電路。要避免數位與類比的vdd gnd混接在一起。類比訊走線不要被數位走線跨越之類的。
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4#
發表於 2010-7-18 22:06:53 | 只看該作者
PLL9 y+ J  N5 [2 Y) o4 w+ `
: U9 J$ C1 i  Y* m; \6 z( S0 i
有很多數位電路* ?, r2 d/ H) j/ _+ C
' V# c8 k. H8 f+ n9 }, w1 T
和一個極重要的vco
6 F. Z1 ^( j# [7 E% O3 M0 z- V8 A. r" Q. L' d  H0 v
可以說是每一區塊都會個別影響!!
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5#
發表於 2010-7-19 16:46:49 | 只看該作者
主要還是Matching！器件，Ibias，Inp&Inn，……
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Chipfish
6#
發表於 2010-9-15 15:17:22 | 只看該作者
謝謝大大的分享~知識因分享而壯大！
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