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[問題求助] p+ poly電阻圍nwell的用意?

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1#
發表於 2009-4-26 12:37:52 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問前輩...$ M3 o1 G' j2 z, ~1 j% T
一般在layout上...p+ poly 電阻要求外面圍一圈nwell主要的用意是什麼?9 b5 R5 J& S  B) U% c
應該是要隔絕noise吧?其原理是因為n-well較深...所以隔絕效果較好?6 G- B' C! o- G& K2 w8 X

* a. p* J' P% `8 ~. W  G外圍的nwell電位需接到哪裡?最高電位或讓他floating?$ O! t7 v- _2 i9 O- R. g, p
這兩種接法有什麼效果上的差異?
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2#
發表於 2009-4-27 12:34:05 | 只看該作者
确实是隔离noise效果好!0 M1 I# s6 I7 W# K: D% h
接高电位!
3#
發表於 2009-4-27 19:33:42 | 只看該作者
一錠是接高電位嗎?接低電位也可以的,因為NWELL和sub之間有個PN junction。在zero bias的時候,仍然有deletion region ,也能有消除noise的作用。
4#
發表於 2009-4-27 19:35:34 | 只看該作者
還有一種接法是接在res電位較高的一端,當然,這樣接會引入寄生電容。這個要結合電路來考慮。
5#
發表於 2009-4-27 21:38:31 | 只看該作者
謝謝大大的問題,拜大大的問題,讓我又多吸收了些知識  thank you
6#
發表於 2009-4-27 22:03:18 | 只看該作者
终于知道这样做的原因了,拜楼主的问题。
7#
發表於 2009-4-28 20:36:59 | 只看該作者

回復 3# 的帖子

接低电位收集noise效果没有接高的好!
8#
發表於 2009-4-29 20:49:08 | 只看該作者
我想知道外面圍一圈NWELL
1 j, t+ F, F5 d( o2 Z
! L$ }5 F7 o; P/ |$ `# o+ a是指外面圍一個中空的nwell,而里面圍著的PPOLY還是放在P-SUB上5 A! O5 K- s  ^4 ~  S% P
5 G5 W" P, a& p' \3 B  Y
還是指這個p-poly電阻是畫在nwell里面的?

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x
9#
發表於 2009-4-30 22:18:27 | 只看該作者

回復 7# 的帖子

我猜...Nwell接低電位應該會有電位差問題,造成效果沒有接高電位好,; z- P- s3 C: y. {. L- R
或是沒有效果...
10#
發表於 2009-4-30 22:34:14 | 只看該作者
蓋整片的nwell,有時對特別的poly電阻會這樣劃,當然poly電容- ^) H- @# x5 C9 }
也會,若接高電位的話當然也是接純淨的power。
11#
發表於 2009-5-2 15:49:39 | 只看該作者
建議接乾淨的高電位,一般是接analog power .......
12#
發表於 2009-5-5 09:28:10 | 只看該作者

回復 8# 的帖子

畫在NWELL�面,就是你畫的下麵那個圖所示。。。。。。。。。。。。。。
13#
發表於 2009-5-5 09:35:43 | 只看該作者
原帖由 trustrain 於 2009-4-30 10:18 PM 發表 , ?( D% F! O7 `2 k/ ^) y
我猜...Nwell接低電位應該會有電位差問題,造成效果沒有接高電位好,; f# m" Y% ~6 Z" H
或是沒有效果...

+ h: z% W2 O4 W2 V& ^# }" R9 b: P; b6 |8 y0 K8 F
兄弟:
, n& p9 R( v( S# F! s+ A
* L2 Z. `# _" f* w1 _# }+ p1 U沒有電位差的問題,因為metal和si的接觸電勢差和PN結的內建電勢差剛好相反大小相等而抵消。接地電位的方法沒有接高電位的好是因為depression宽度没有接高電位寬。8 Q! |$ n, k6 s+ o& A
; o! h" l9 |( o% E4 Y
使得消除noise的能力變差。但是,接高電位需要安靜的電源,有時候這個並不是很方便能得到。
14#
發表於 2009-5-13 13:52:56 | 只看該作者
原帖由 alai 於 2009-5-5 09:28 AM 發表
: j( y; @" L4 F9 l9 S) s! ]畫在NWELL�面,就是你畫的下麵那個圖所示。。。。。。。。。。。。。。
% j8 m7 B9 S' @& P. d6 Y0 t% v  I: D

. q8 X2 A0 }/ i+ y0 e  F5 C
! p, H7 \* B! m) W/ @+ C. r如果是劃在NWELL里面
& i  w8 Z1 v( l. x7 l& y! V# l/ `2 c9 `2 P; g5 W
哪我的看法是,雖然有隔離噪聲的因素在里面。但是更重要的因素,要去看FAB的layer generation file了,很多時候,由于不是所有的層次都是畫出來的,比如LDD是靠幾個drawing layer產生出來的。
8 @- L/ a) [5 L$ X" o9 [所以畫在nwell里面的ppoly電阻和劃在襯底上面的pploy電阻的阻值很可能是不一樣的,這個和FAB有關,而這才有可能是制定這條規則,讓ppoly電阻一定要放在nwell里面的重要原因。
1 {8 \" u' `: c  s
% p# A+ ^1 K- |" ?# S至于噪聲,如果不是高頻的應用,由于ppoly電阻是放在STI上面的,哪么厚的氧化層,那么小的電容,所耦合上來的噪聲,我認為和電阻本身的噪聲相比,是微不足道的。
15#
發表於 2009-6-4 20:11:27 | 只看該作者
因为一般我们都用psub,为了实现电阻隔离,比如说隔离噪声什么的,用一个nwell,nwell还有一个作用就是在上面可以进行cmos器件制作!
16#
發表於 2009-6-4 22:07:49 | 只看該作者
我也覺得是避免SUBSTRATE NOISE COUPLING的考量..
17#
發表於 2009-6-11 00:19:51 | 只看該作者
又吸收到了一點知識
! R2 d/ i3 B% y, g5 H8 Y7 U感謝各位大大的解說 ( x0 h/ d2 x6 g* d7 Q
哈哈推推推推推推推推推推推
18#
發表於 2009-6-24 14:58:20 | 只看該作者
发表下不同意见哈:
; U2 X- [) A5 U2 h4 @% ^7 X% \) y! j& b& g- A; g, _" D
我认为应该接低电位,但是一定要从pad直接拉过来的低电位,就是因为高电位很难找到,如13楼所说。接高电位,弄不好隔离环变成干扰源啦……
19#
發表於 2009-7-8 21:57:37 | 只看該作者

隔离衬底噪声的作用

隔离衬底噪声的作用,你图形中华的用中空的 nwell,个人认为没有什么意义。
20#
發表於 2009-7-10 15:25:41 | 只看該作者
不知道这样做有没有作用,其实最好能做个版本对比验证一下!呵呵。
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