關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
9 \% C: V1 u2 p$ d# s; ]請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?
9 w) R: j: S' O6 `
[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
- T; q/ S$ q! B5 e9 X8 @# jmodule buffer(
input I,
; a% f( k% ]/ |% f, y/ Aoutput O
  U5 G6 d' Z/ J$ R$ x$ Z& v);
  assign O = I;
* Z$ B7 f* h: pendmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0

2樓大哥說的也行.................

allan0915

恩
這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
* n. x. P/ k+ N6 B1 R這樣可以再合成後看到一各
  v: v4 j6 ~6 f* a不然你寫成LATCH也形
. y7 }3 s" V( z如果只是確認延遲狀態而加BUFFER
' N9 t' y) ]0 m$ r" s4 a/ ~7 G你乾脆加各延遲比較快 又不會增加design 的gate
  T4 M2 y* q, W) Q
[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin
) x4 D0 O5 H2 Y& D( j
$ \" T- A' d+ K2 X6 F- J
$ E, ^; K4 z8 O5 Y: h: _2 L' b1 e    受教了~謝謝!!
/ W% E; n  `1 E    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊

3Q~~~~~~~~~~~~

syuan08

  K# U2 ^4 l+ P) B* @; w感謝大大分享的資訊
* B6 Q" ]( T; ^
) }7 [( X& o9 x% ~  q3 {3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
6 t8 n, {9 d4 a7 f不然板子會自動將電路做優化~
串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
剛好也想找解法