關於Verilog寫法如何寫一個buffer

celadon · 發表於 2008-8-18 15:31:25

抱歉..我剛學verilog..
請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?

[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao · 發表於 2008-8-19 11:41:46

如果不是latch base的design不要用latch，你要的答案可能為：
module buffer(
input I,
output O
);
assign O = I;
endmodule

jungswee · 發表於 2008-10-7 13:03:57

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug · 發表於 2008-10-21 11:11:28

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620 · 發表於 2008-12-1 10:54:15

讓他反向再反向 0→1→0

2樓大哥說的也行.................

allan0915 · 發表於 2008-12-14 23:15:55

恩
這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

kosenmagic · 發表於 2008-12-16 11:35:43

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
這樣可以再合成後看到一各
不然你寫成LATCH也形
如果只是確認延遲狀態而加BUFFER
你乾脆加各延遲比較快又不會增加design 的gate

[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin · 發表於 2008-12-19 09:07:34

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker · 發表於 2012-6-27 18:00:08

回復 8# jason_lin

受教了~謝謝!!
大家經驗都好豐富~

pompom7788 · 發表於 2012-12-3 13:33:42

感謝大大分享的資訊

3Q~~~~~~~~~~~~

syuan08 · 發表於 2015-7-1 17:20:08

感謝大大分享的資訊

3Q~~~~~~~~~~~~

HsuanChihCh@FB · 發表於 2015-12-10 16:13:39

如果要做串接的話需要將電路KEEP住喔!
不然板子會自動將電路做優化~
串再多都沒用!

林阿呆呆 · 發表於 2021-7-30 08:18:50

如果是純verilog code設計就加delay
如果是後面合成 cbdk有delay cell可用

ylkmbkie · 發表於 2022-3-8 09:51:21

感謝大家的分享
剛好也想找解法

		自動登錄	找回密碼
密碼			申請會員

[問題求助] 關於Verilog寫法如何寫一個buffer

本帖子中包含更多資源