有關Layout的問題

lzx

小弟因為電路設計圖上每個NMOS的substrate
不是連接同一端點,Layout要如何畫
是要在每個NMOS上畫P-WELL將NMOS隔開嗎?

sw5722

一般來說,我們只用到n-well這層,n-well圈起來後,內部是n-well
& t! v8 s3 N5 x9 p4 u5 `外部就是p-well,而nmos通常都在p-well內.
你說的不知道是不是native device,如果是ｔｓｍｃ我記得還要
4 e' z  X$ _# l3 c1 v! ]. I+ |5 x# a加ｎｔｎ這層,詳細情形可參考lvs的command file,表頭會有一
) W; Q$ @1 t- l3 S$ H# ~2 W5 m, f些特殊元件的描述,告訴你該加什麼.或是design rule pdk去參考.

becky

基本上要先知道您所使用製程,
5 J4 b5 e% G" c2 U9 v" D不同的製程所能提供的元件也不同,
比較基本的製程會是共底的,
也就是NMOS的substrate必須接同電位.

skeepy

看一下design rule有沒iso nmos，有的話就照著畫囉。

motofatfat

看你ㄉ 製程
PMOS ㄉ body 在 NWELL 中
n+ diff
; t1 q: x# s% ]" {, |# w* ?7 t6 l
9 w0 ~) h% _% K/ H" _: tNMOS ㄉ body 在 PWELL 中
p+ diff
( r! |" O) u  h
如果每各NMOS ㄉ body 都分開
# n, K% E- m5 j那代表 PWELL 都要分開

CHIP321

其實這個問題會比較痲煩,尤其是你有VSS,GND,AGND什么多個不同地電位接到SUB上的時候,雖然實際上,由于工藝限製,他們最終總會連接到一起,但是出于信號雜訊隔離等等目的,LVS和LAYOUT上還是要求區分開來.
% `+ Y$ \' s  O" T- j. P( d
3 ~" O4 J* Z0 \) C用NWELL圈起來恐怕不行,如果妳是環狀的,SUB在WELL下還是連接到一起的,依然會提示SOFT CONNECT,SHORT錯誤,不過這樣做對隔離雜訊是有益的..如果妳是整個覆蓋一層NWELL,那你就沒辦法做NMOS了(指的是常見的PSUB MOS製程)...
在臺電的製程下,lvs command文件中,好像定義了一個類似PSUB2這樣的層,用于專門針對不同ground to sub情況下來在邏輯上分割psub區域.如果是TSMC的,那可以用這個層來把MOS圈起來,就沒問題了.
! L; n- T+ h. L5 ]- [- G$ B, b
. W" C# P2 }* c如果你是其他Fab的製程,可能就比較痲煩了,可以請FAB支持人員提供多Ground的lvs文件,如果不能獲得支持的話,可以自己脩改lvs COMMAND文件,只需要做一個將普通PSUB分離出來的DUMMY layer 就可以了,calibre應按沒有什么問題,如果你用的是dracula的話,要註意的是要修改下connect的definition.你可以把sub 和sub2看作2个没有连接关系的sub来修改,也可以做一个虚拟的,类似与NTAP的層,把sub放在NTAP(sub2)中,我比较倾向于后面的方法,因为感觉这样修改的内容比较少,而通常的lvs文件都是從PSUB,NWELL开始定义层次逻辑的,所以前者要变动的较多.其他的方法還没有尝试过.
; E6 a3 g4 @- e7 G$ f
4 g2 I7 w$ H- C这个只是我的理解,可能有误,只做參靠.
8 t( ?" V" [$ g6 N
* y* H7 ?; }. H$ u) r% v0 b  [GOOD LUCK ! SINCERELY

shmiyi

要問RD有幾種電位
7 F4 U# q5 s6 ?5 s; _9 V假如確定IC只吃ㄧ組電位 (VDD&GND)
3 Q" O- _7 o" t5 \+ ~' v( `那就可以專心研究製程的P-WELL畫法
2 }6 D8 B" t/ |& Q. O- Z0 B) f特殊元件有特殊的畫法要看DESIGN RULE
3 I. z* h: v& V% J% _都不確定用問的 經理或LEADER
不要死稱裝會

terriours

你们能用deep N well吗？只有PWELL吗？电路不能改吗 ？这样画会很浪费面积，可以和designer沟通一下。