請教有關調folding_cascode 放大器的訣竅

st80069

' @  M* f4 d6 S% u$ C上面是在下正在做的差動放大器，正遇到瓶頸中...冏
# Z8 T/ A5 N9 g3 M' B; m在下初入門，設計跟理論之間有極大的差距.....
- c, x# U* J& ?$ ~$ {6 a$ c  v7 C在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
; |4 }! K  z1 O, |* h5 }5 w
增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
在下使用的是65nm的製程，所以VDD是1.2V，
- [2 d% L+ w5 ?9 X. l( O: }4 {% _而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
1 b/ U: F* \1 d) c
所以有幾個問題跟訣竅想請教各位大大，
  a9 X4 C1 _. K8 T7 h% P1.VCM的值真的需要固定在VDD的一半嗎??

3 Q: M$ r* G/ x8 H8 l, J- U1 _2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
5 `+ ?/ F" y5 u0 A2 Q6 q
! ~% j- Q# Y- L8 O& e3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
& I. o. o9 W8 T- a! L/ ~* |
大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
- X0 d# `2 Y8 t) s% W& n***********folding*************
3 C8 H$ \# v: ?! h1 L' q.prot
.lib 'xxxxx.lib' TT
$ V3 k& J: N' _) g2 k.unprot
+ ~, l2 q9 T* T.globle VDD
% f/ ~3 c% @) A.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
  {# o$ R" ]+ h+ @7 {***********description****************
*****************
1 E: ?3 O0 u; p5 Z; |9 q5 {! C5 vVDD vdd gnd! 1.2V

VB1 vb1 gnd! 0.74v
, i2 p' l  o0 q4 I7 `* E6 zVB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v
; t, U8 s$ e5 j) U- S
' A2 d# r( }& m4 h9 Z% xVCM vcm gnd! dc 0.6v
6 s, g# A$ ]  N+ c3 w" b6 PVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
  J1 w1 E$ D  K1 i; pEIN+ in+ vcm vd gnd! 0.5
- a( Y, n2 [' S& _& a9 ~. }EIN- in- vcm vd gnd! -0.5
*****************
4 Z4 ^7 K/ B! e1 a( s* Q8 [# d
; q* w2 I6 Q% |. v( xM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
5 J4 ]& k: `# ?( y1 zM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
* k, [7 ?8 N4 Z1 Y$ SM4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
1 E* N8 ~8 P. l- HM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
6 N( m6 p9 l. oM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
# \/ [% Y3 A* wM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
: u* ~) D. ^" F8 u. hM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
# ]! z" i3 r$ u+ ~: v, M
7 j) v' s7 E! h( z***********analysis*************
- m4 O5 {4 l6 v8 E, @************output**************
.op
6 |6 i% A8 u' i: A.option post
: Z6 Q% @; b9 E8 L.tf v(nout) vd
.end
9 N, E% n2 {, O, a
      v(nout)/vd                               = -115.0583
. |( ?/ F+ K; P3 b3 t3 T3 m% i      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
. S* y) S) ?+ L7 }6 E: g& C8 v增益只有115.... 要怎麼才能升到1k以上勒??
5 _2 n, A. w* r  l/ N2 F
/ d# {) K- Q- x0 B[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
  ]) n8 b5 m% @結果反而調不出我要的值，
; E+ g# o0 J( E" T- _; c小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
* [" q& H  R* U: J" m

% Y  r0 D& F& w" {" p! n* ]6 k多虧有vince大大的肯定，小弟才敢放手去做
- ^7 C' g2 C' Q- T( x
6 F, O% M* J. \6 b! t9 _+ P不過，現在卻又遇到個難題，
' G, w" k" O% M2 O9 m; i; g; @7 }# ]電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
5 Z+ ]4 T) \  o- R% ]調了整整一個下午，linear就是linear，說不變就是不變....
) Z; T1 ]  @0 Q5 ]4 m; z7 Z5 @M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
4 K% w' x$ a5 x+ D( J. T+ v! N看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
( {3 e1 l- G# p2 m你可以調看看

vince

能不能說明一下regulator的load是什麼?
: J& q  ?8 Z1 v" u9 n# ?: i0 [因為看起來是IC內部的power
7 m8 h3 `6 d6 n( p; U需要多少電流?
regulator 的load regulation spec是多少?
: _3 Z" h( _1 X  `8 R. h/ [: T第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
6 ]# k% W& O# C2 K剩下的...恩，也不太清楚，似乎是自己設計....
9 c/ Q5 x8 u/ D1 M9 M所以...就想說先以增益為目標....
! k8 O& b( C  ~" A  c
2 R7 ?' L. l/ z2 X* n% G[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
% M" \" S3 W3 n而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
3 \" q+ r& M' X; d& X2 k/ h! c0 z  ?不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
: r# n6 j) L! J( F0 t* B2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
8 V1 D. E& }  h: ~% ?   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
  }" U$ Y0 o0 X4 ^3 n   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
9 _+ v5 v3 m, t( l7 P! P: n) I   所以你應該是要去算一下你到底需要多少gain
& K: i/ H0 Z/ a5 j3 p) f& @) A4. 如果你是學生  而這個不是你論文的主要部分
* ]& r/ g; U/ @   那我會建議你用更簡單的架構
! k3 z4 X4 ?$ r+ b' u  L$ U   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
0 Q1 p7 O( |# R' ~' K# I5 g5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
不會拉，vince大大見解非常的寶貴唷！
- W9 f! g' j7 O: w1 {, Y1 A更謝謝finster大為我提供的建議，
看到各位大大為我解答，讓我求助無門的情況下感動非常了
/ {& ?& D. W  }0 }' s2 |5 Z恩，我現在就試試各位大大的方法，跟建議，
; X* |1 E* i$ n# z我試完後的結果再跟各位大大報告！
& O+ |0 y& L! Y9 N謝謝大大們的不吝指教....
7 p# m5 w0 d3 l' g(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

* j6 u7 o4 n+ ]  \恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
. o. t8 n2 b+ a# T! Q" l2 v* W而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
  L3 \, U$ D( b& J' @小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

9 h0 W$ a  P& x, s9 ?  ]- x& B- O[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
% {6 Z' |  I1 E' X/ m5 {. G4 }話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
8 S1 b5 b, W$ T(昏頭)
抱歉抱歉....
* J0 S: T! Z) P9 jfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
; }: d% J( Q, l, Q9 \+ e0 @! k
[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
" F2 h) w* A8 Y7 ^) B8 X8 \- l' Q. S
[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
( ]4 ?: t5 F$ O% H* F咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
7 B& t; _  p! \  {抱歉抱歉....
: ]0 G" d0 N3 `7 B0 }finster大大說的....是指沒有MD和MC時的設計嗎??
$ ~3 }5 j! q+ Q$ q, o恩...那應該是我的寬長比設計的問題了...
% V% H. H) o5 j8 U6 F我重新再重推做一次...

; N. K$ p  i% b6 F2 _' i
1 ^' X, T1 \. n0 V2 ^: m

不了解你指的MD和MC的縮寫意思
( ~$ W4 f2 {6 u; F3 W我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
+ f# R" D2 k" K" n1 V7 _% q自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
5 m7 g: a/ ], P5 l/ P" l小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
3 R; e1 K- g: t/ e看finster大大的解說，
, J2 ^. Z; B+ h: E+ O9 Y# S' ]1 U發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

7 x8 ?4 c  q. \$ f  I0 _. o$ s從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

1 Y; _) w2 O  v6 l4 x! K恩.....原來如此...
5 E! @/ k# ~+ V! u' s: ~% O今天發現了一個問題.....小弟的功率真是省到了一個極點....
  q, l+ q- d. i8 V' R# {: W電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
# w& o* T  r* m/ n8 F* C; e, h也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
- t  ]+ ^6 i& D* Q5 ]2 g. Y  O看finster大大的解說，
) \1 L5 Q1 w7 k2 [: d9 t' g發現OP的學問，還真是多....
6 t( N/ r1 v+ B# D6 r9 z唉...小 ...

6 m& B% K  g5 z3 {8 d$ E

/ r9 G) h5 B  F  P我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
7 _7 K/ W% N! m4 L如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
/ w& B- A/ e: N' y! D% [5 `7 }而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

6 H# m+ X2 }2 m8 q5 U8 ?( k  V& z3 Z嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
- O: R7 _$ m' e' H' n. N  G: n; [, u哀....然後面積就變得超大超大....