請教有關調folding_cascode 放大器的訣竅

st80069

! l! J  b( Y- N# S+ j- z上面是在下正在做的差動放大器，正遇到瓶頸中...冏
: Z" t% v8 x+ R9 }" W+ z1 ~在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
/ T) F8 i) m2 j* r2 H' [: Z5 A& V所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
& d: ]6 V5 l, f, ^等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
4 {, h* M& M1 p
# Y4 H- ^. w" L增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
( f: J# I% H& C7 S在下使用的是65nm的製程，所以VDD是1.2V，
! O. s' o6 R3 X4 ?9 [# j而我VCM的值則是固定在0.6V，
, s  S' y2 {4 ]3 Q: C1 c% G6 f看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

所以有幾個問題跟訣竅想請教各位大大，
8 X* h$ @3 y  j4 m- l- H! J. i1.VCM的值真的需要固定在VDD的一半嗎??
% _  @2 h- h$ W3 p: D
! \* P' e) ?2 ~. @% W2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
: J7 P$ G* w- Z; [4 h% o9 Y
3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
  ^' |9 Y) A8 a; y6 n2 e2 _: v5 Y5 c
) ?: t/ V) t/ ?) ?2 v大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
  r* r9 g- ^6 p# ^. b希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
- M' c& t+ `# L( X1 w+ b3 B* \附上他的paper讓大家研究看看。
% h% ?$ c" y7 Z4 {" @

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
4 U' q2 z% l* e9 F- U.lib 'xxxxx.lib' TT
.unprot
5 c# O1 n1 d0 {& k4 l.globle VDD
* M, r& }' v. Y7 e$ m+ v.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
# m6 V- a4 s9 n! L* \*****************
; b/ D+ y0 g3 E1 |+ ?VDD vdd gnd! 1.2V

VB1 vb1 gnd! 0.74v
9 |0 q1 g  z( r" F. K, y1 W& o6 e, ]VB2 vb2 gnd! 0.4v
' V0 d& R* c% h) }VB3 vb3 gnd! 0.38v
* n& a7 Y" p8 U/ w$ Y3 `
) p* {) @# a1 p; c3 _: q, zVCM vcm gnd! dc 0.6v
7 |2 C! T( V. _* A) T! B1 `  SVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
* U$ v% S& A; D4 S*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
, H. I7 m4 m$ f5 j0 L1 T*****************

M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
( G, D7 _; G, h! cM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
9 _0 R2 x' u; Y: t+ W* h# j5 }M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
4 Z$ j8 \9 x8 n8 sM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
2 v0 }6 @: x. X  ^- J& k" m* ZM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
. w( z/ v2 W% J" t! p2 X2 I+ `( N( N+ sM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
7 ~; S. G7 t+ X; l! d: |$ X! zM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
4 r' u! I( W1 c! u' B) k& zM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
- d. O" D3 v/ E0 k2 E3 l  q( k
$ l0 {) C5 ^+ s& n  E& {0 x***********analysis*************
************output**************
; [) t* B# Q4 K4 |! z.op
.option post
! z! [# x8 F: y  c0 G& m2 c' V.tf v(nout) vd
1 A% Z: r- w7 S2 t+ P& ?.end
' {! y) A) I) d8 L
      v(nout)/vd                               = -115.0583
( I7 @/ ?6 n9 z1 J7 c' k) d. `      input resistance at             vd       =  1.000e+20
9 j8 S$ q- b, e' k' K$ k% Z      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??

[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
  e/ }! c- @% V: }  q  k因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
# l$ S) g8 H6 p4 J小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
, }8 E3 q6 f' {8 c9 z2 I7 x# Z
' E+ b  K) v( [1 ~3 m$ B
多虧有vince大大的肯定，小弟才敢放手去做

, d+ m  l0 m* A! P4 @不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
/ z4 }  g* T* I& M! k6 [6 Q才能讓Mdrive的部份便成SATURATION??
/ d1 ~2 \8 _; @, [7 }/ {0 l" @# _, d調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
% a: n6 u: w( I2 W看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
. Q6 q' P; P. f$ c你可以調看看

vince

能不能說明一下regulator的load是什麼?
6 j2 s) V! G. J8 m* S; k因為看起來是IC內部的power
  Z$ Q) N. n# H8 `* \9 c, B需要多少電流?
regulator 的load regulation spec是多少?
第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
$ f4 o: n) |5 T9 Z謝謝hiyato大大提供的PAPER......
0 g. E+ _( K1 U9 p# y回vince大大，
4 }$ j0 X8 b. r3 u. Kload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....

[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
/ Y  x; x& i% h3 o1 m3 ?感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
7 @! g( C/ P5 l. O當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
! |& k5 J) N7 E2 k7 y! b   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
! h& O) k2 o5 k, m3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
$ ^0 n& P2 U5 O2 p4 I" s   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
- X0 q  C3 I6 V   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
; s6 @0 G7 ^6 r) w( Z/ z1 c5. 你的VCM就是你的Vref 不是1/2 vdd
& x, `6 R2 J, N6 B# m6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
" p( r; g) [6 Q, o1 ]" K7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
  j& ]( V2 j8 d& l  N8. 今天話有點多  不好意思

squallscer

XDD
不會拉，vince大大見解非常的寶貴唷！
0 W* u/ ?1 q5 t9 K4 Y" X  g* ^更謝謝finster大為我提供的建議，
' c* t- m4 G0 u; B% }7 s% m$ ^+ C7 l看到各位大大為我解答，讓我求助無門的情況下感動非常了
: g8 [; X  W' O* r' _恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
1 k, {& ?, N- \/ z. |5 u$ ]謝謝大大們的不吝指教....
- v3 u8 O" o9 u. m(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

& L- ]# ^" ?$ O. L恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
/ b7 o( i1 I8 k* y小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
# Q) @; H9 k5 O5 q/ ^$ E話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
, ?1 C# u  z" A; h抱歉抱歉....
/ u! H/ M" T9 V9 O8 W/ hfinster大大說的....是指沒有MD和MC時的設計嗎??
+ M% Q4 e" F% _3 ]' b9 _  J恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

+ k5 F- y& x5 S% K% @[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
  P' ~1 }6 }) F# G- w有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。

2 H; T1 {/ u, |: A, w' p5 q1 U[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
) h: i  Z/ r! g) p# I/ `, P' i& E% F話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
2 v; ?. W( q( ^finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
( H9 o2 j7 b4 H! l% ~  Q9 K7 `9 d5 V, L+ g我重新再重推做一次...

3 {0 Z: z$ u. W& g. o- H3 q% J+ R

. Z9 G, r: ?+ J3 x( a3 Z) ]
不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
: G: G5 E2 s( X5 S  `, ~5 [5 ~) U自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
: k$ m% V  T8 ]6 H: E小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
8 n, b* @9 I& H' b- {發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
  x3 w7 c1 o7 a/ m: t9 }' c
從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

3 f1 m/ u: r% U6 E# y恩.....原來如此...
0 F0 m4 |1 @" J' P, @  Z: `" `今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
) P+ N. l$ Z  E4 D  ?5 K, M結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
* z9 [- o6 j" E* W! ]% h大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
0 k+ F" k& f: t) U( R- U小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
唉...小 ...

, d& v6 p, o9 n: u4 p% y
我想,你有點誤會我的意思了
: q- l' ]  ?/ C0 I8 H在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
8 z- y( Y! Z: L5 f( F9 M2 F而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
) M9 h" p& X" N1 g2 q$ U4 C如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

- S/ _; g! ?, e0 ^+ \& ?! k# D嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....