關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告
4 q" B, O2 ^; M, o) U% [
( t# R# O7 R( R+ AWarning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)

# I# i4 [& D. b& {這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
1 \, M$ b2 K' |+ r3 d4 J! k若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
( u8 H- O' |: ^+ f了解了
2 w! k" {) v" X  j* t: y# [7 z感謝你的解答
-----------------------------------------------------
( E) b. @3 S- R& k  d1 F* _另外還有一個問題   也是在DV階段跑出來的warning 如下:
  J% a, e, s+ n& O6 N" v
: b4 e" Q9 O7 Z( Sdesign_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
/ t, `, `5 r7 sWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
* P) `5 H/ c6 f! d, [* h         to break a timing loop. (OPT-314)
* q8 X; g$ p$ X7 E# u( B6 DWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
         to break a timing loop. (OPT-314)
. v9 U7 V) C6 a* o* o  G2 r) x
% F0 g4 n( o+ \& y7 m6 G9 A4 J+ g3 a要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
1 V9 ~! j" m# G- P2 j可是我怕最後layout部份會有問題

0 o( b' u: Z7 a# |[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
怎麼確定合成沒錯
$ E5 j8 ?* f9 C  W" Y還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
0 g1 P$ l2 N! [7 E1 ?# ~' F; {- p1 y我應該要怎麼修改才好
+ G9 V$ m: U1 J6 g+ q' G) Y
assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
$ O* ^7 ?3 U6 y  X$ A! a
* i- l; ?+ U$ _因為是用工作站轉出netlist 然後再合成波形
) f/ C8 k8 e- w( `4 b' n0 `, }會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.