clock 的duty ratio問題

小人發

如果想要在testbench裡面完成一個1/4的duty的clock
0 N7 Y! M+ K6 _% M# F" \% ~code要如何寫?
$ q0 U  }: U% o& K4 {" q需要用迴圈寫嗎
# ?4 [% o" W- {& ~* Y1 b
9 J7 {# P9 ^4 L我知道 duty=50%是
( V3 q2 D1 ~' ~- k& b3 @
& S+ I" E' X* K  d+ @4 x: M# ialways
#20   clk=~clk;
initial   begin
! J) ?1 B6 s# O, C- y9 m9 iclk = 0;
end
3 Y  {) _6 W4 j* l, r, f5 l. c
) n6 ^- t4 A! E6 E2 X1 F[ 本帖最後由 小人發 於 2008-3-24 08:45 PM 編輯 ]

masonchung

因為duty=50% => #20   clk=~clk;
, r; q" G4 [5 ?0 d* S- J所以duty=25% => #10  clk=~clk;
+ F, z9 D& g1 r1/4的duty high , 3/4 的duty low ==> clk = 1;
- w1 s% c9 P$ A+ ?( F所以這樣子改一下
always
#10   clk=~clk;
0 C% t0 Y% s9 T* ^5 N$ m) L" minitial   begin
: q" X3 X2 ~4 P; e- ^6 Sclk = 1;
end
試試看

小人發

#20   clk=~clk;
#10  clk=~clk;

版主寫的這兩個  應該都是duty=50%的頻率吧
. _5 k) E$ I8 O8 |$ G( z  W8 l只是出來的頻率不一樣
應該沒辦法達成duty=25%
) Q; O! V' v& p& Q: `, e( R8 N! z0 T還是說我沒看懂?

masonchung

應該加一級counter , 以 clk 為 clock , clk_out 為輸出
initial 時clk_out=1
數到1把 clk_out=~clk_out
數到4就 reset 並  clk_out=~clk_out

masonchung

你的問題應該跟這位大大類似
http://www.chip123.com/phpBB/vie ... extra=page%3D5#zoom
這是另一種實現方法

klim

`timescale 1ns/10ps
6 c1 m  @# D4 e. hparameter        SYS_CYCLE = 12;
* w  D+ B0 h/ @  [initial begin
        sck = 0;
        forever begin
          #(500/SYS_CYCLE) sck = ~sck;
        end
5 {+ r- O" p& J. nend       
4 [# J# A% p  ]' z* N2 q3 G結果sck為82ns的clock, 請問如何變成82.334ns的clock, 也就說怎麼做小數點的運算?

jarodz

#(500/(SYS_CYCLE*0.1)) sck = ~sck;