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樓主 |
發表於 2007-10-27 03:19:11
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其實以新人來說
4 S3 U; u3 t) o! S% d0 f e1 l回答這類問題並不用太傷腦筋
, s8 C t: r) u% `1 Z# w, N主管是要看你了解這東西的程度
; |* V. Y m! _0 ^6 S3 A' J提供個答案供大家參考, n& Q! W/ Y% @! C
ESD 是靜電放電沒錯" {7 n( B, P4 y
不過可以提一下它有哪幾種發生的機制
; y6 m# N% Q# W1 g- }ESD 共有三種機制需要測試
' s, |2 T* U1 L7 g3 ~( W$ I0 V分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)1 {! m- V/ w; d ?! y
預防對策則為...
# f c6 R* ?9 u. u' ]/ w, K3 xpower & ground pin 使用 power clamping/ A& h: J+ o7 ~8 [0 X
I/O pin 做 ESD protect device* {1 g c4 p* g5 [4 C, v5 {" J: d
internorl circuit 有接到pad path 的mos....drain端做ESD rule放大
) T- r5 h' U6 O( g6 \7 u G) i& N; o$ i; f3 {
Latch-up 可以用簡單的話來解釋
% e: r+ \6 H5 t0 W% Jpower & ground path 寄生BJT形成SCR電路6 D# M+ a5 W( M: O2 l m
經由電源擾動....產生大電流的拴鎖現象
2 @( {6 k+ N( C( G0 J造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)* b [% ^3 u: o( e# J( X }3 `, a
ESD討論版有篇關於latch-up的文章9 V: a' _, }7 W; M
可以view一下剖面圖跟等效電路圖5 Y4 ~ t/ P" Y- _2 B
由剖面圖跟等效電路圖就能推敲出
% \+ I6 ~& `/ W. H, }$ Ilatch-up該怎預防
6 f5 C. S+ u5 t6 D0 D9 Q1.盡可能補上well-contact以及subtract-contact- G; F) U' t) f
其用意是為了降低Rw跟Rs的阻抗.4 X8 k4 ]3 Z) T
2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開7 f: R `2 U' A9 N5 K; }+ A+ P
並且保持gurdring的完整.
6 o6 o/ {8 l) w( \! m ?) F (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 ); M2 |0 ]' y% \$ k2 R
c0 n3 R* w/ K+ d. D' W, x若有解釋錯誤或是哪不夠詳細的/ p& Y0 l. Q& R/ t/ O
歡迎大家一起討論 ^^5 r! c3 c; X/ F% V& t) T, a8 p2 B) X
9 Y" A7 ~; A1 k% j6 Y* R3 E: C8 cPS: latch-up比較常發生在pad週遭....內部電路比較少發生
G4 Z- v# M, o 個人是認為...ESD發生時也有可能引起latch-up. M5 w) p0 F8 I" r a/ x; _/ h4 J. C
不知大夥的見解為何?! |
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