DRC所出現的問題？

shihchia

1、ｐ0.R.1 (@Min poly area coverage <14%
  g: |- z1 ?( {DENSITY POLYI INSIDE OF EXTENT < 0.14
poly_DENSITY.log: 0.6 6.3 65.35 28.1  0.0940808
: ]0 c- J" r. a, O' ^, [) G
2、M1.R.1 {@ Min M1 area coverage <30%
. T0 B+ s7 L" f6 H0 N/ pDENSITY M1I INSIDE OF EXTENT < 0.3
M1_DENSITY.log: 2.95 4.75 67.15 30.25  0.250681
9 c( t% q: I; }! U9 e
, `" |4 ~+ y/ E% e- x0 u3、M２.R.1 {@ Min M1 area coverage <30%
DENSITY M２I INSIDE OF EXTENT < 0.3
M2_DENSITY.log: 3.7 7.2 68.4 26.3  0.0331737
  r2 X6 P' Z8 d2 h: q! [3 O
+ ?- H- s. o% N" I: ~! \
最近在layout全加器，在DRC時，遇到的這三個錯誤訊息
大家幫幫忙，一起替我解決一下唄
6 N3 S! P0 y1 \+ L0 `. p/ H) ?謝謝啦！！！

小朱仔

這三個錯誤只要多補 poly metal1 metal2 dummy就可以解決了
像ploy gate要14% 但你只有9% 所以還要在努力加很多dummy poly這樣就可以過了
5 E" o& G& q. R* G  f其餘依此類推,製程廠會要求density要夠是因為怕密度不足會造成Top Layer過重壓誇下層所以建議還是補滿

sw5722

像我們通常在小block時,這個問題會視為"假錯",
# }6 |( j' X3 J: O等到上層整合時,再一次補齊.
+ F8 h8 [. [& W  G: c高密度是可以增加良率的.

cjchao

非 chip-level 時，可視這個問題為"假錯"，不需解。

motofatfat

通常在小block時,這個問題會忽略,
6 {9 ~# t' v) l' b等到最上層整合時,再一次補齊
* B1 B) N  X. P; n2 |或是框出不補ㄉ地方後,通常是類比或重要ㄉ地方
讓光罩公司去補

u9513349

area coverage <14%

area coverage <30%
8 M$ F/ `; v4 ~8 Q( K& |# E
3 ?( m8 I3 Z7 n; r5 R在drc來講是正常的(那是當作業,非下線)

如果要下線的話,就要補滿ｍｅｔａｌ　和　ｃｏｎｔａｃｔ