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好多的問題~~~
f. W* G6 l* @1 x* S) C! M2 i% Q; h! h9 L6 J2 w) \9 m6 C' ~+ j
1. std_logic_vector 跟bit_vector都可以宣告一維變數或信號, 只是
: r# O9 \! `* ~+ p* ?std_logic_vector 可支援unknow, don't care, weak high, weak low, 1, 0, tri-state...
# A# y2 U; w4 j4 K- g' b- U& b7 S5 Rbit_bector好像只能支援, '1', '0' , 'X', 'Z'的樣子, 有點忘了, 不過差不多是這個樣子
3 z9 T. a& w0 _# D! m: R這些東東都宣告在1164 package內 G$ k; ]: W" W }2 L, x% n Y
, `1 T3 e+ |, X% i
2. 1個bit時請用單引號, 超過1個bit時請用雙引號
0 c% F( \; e& A: P" s7 k' C' D) S* }% g, m# O
3. 1164宣告了信號的基本屬性, 所以引用這個package是最基本的." @6 ]* J: Z+ M. k, ?: Z3 \
5 P( k$ r$ Y$ W1 G, w8 K4. constant宣告了常數, signal跟variable宣告了設計中wire (reg)的信號, 在宣告時給veriable跟signal初始值意義不太, 只能在模擬時使用, 對合成沒有幫助
/ I' x+ x6 ^+ N, ^% c
$ o: c% r% L( [7 k v3 @5. ()只會影響合成時的優先順序, 有時為了增加程式可讀性或者不確定合成結果時會用(), 會好一些
) G, W0 U6 ~4 G0 z, p" P6 F3 G0 w4 J7 o. q5 ?! a- Y
以上, 希望有幫助 |
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