請教設計OP的一些問題!!

imch543

各位賢拜:
          我是進入類比IC設計這領域的新手，不好意思問一些基礎的設計OP問題
     我已看了關於Allen的書OP的設計。還是有一些設計瓶頸很難突破，讓自己不知如何下手開始設計!!
    關於Allen書上的例題，他都是先已經給予一些已知設計規格，所以從解答照著步驟看下來很順。但是當我們自己拿起電路要設計起two-stage op時，卻因為沒有已知規格 如:SR,ICMR等。所以書上它所帶入的一些公式，卻卡住。
- u5 o$ o8 U, a    如果以小弟所附上的two-stage電路圖為例子(Vthn=0.6V ,Vthp=-0.8V)，請問一下問題。
問題1:想請問ICMR(也就是Vinmax,Vinmin)要怎麼決定出??
      我的想法是這樣，不知道是對或錯?
     (1)Vin-(VDD-VSD5(sat))<Vtp 與(2)VIN-(VSS+VGS3)>Vtp來決定出。
( K  a+ _+ o+ ?9 [            但目前問題卡住的地方就是如何知道 VSD(sat)與VGS3的值是多少??
         我目前是想說VGS3>0.7所以VGS3取0.8V，而VSD5(sat)=<VSG5+Vthp而VGS5<Vthp，所以VGS5取-0.9V,
4 L( r1 y, Y+ e  f8 ^         所以就是VSD5(S)=<0.9-0.8,所以VSD5(sat)取0.1V，不知道這樣對不對????
5 [; V4 T! ]5 L5 L* n: X      (2)Vout的範圍是要如何決定出???
    (3)書中有到一句話,我看的不是很懂,即"如果不知道扭轉速率(SR)的大小,我們可以根據穩定時間(Settling Time)來決定SR的值,這個值大約為穩定時間的十倍快,  並假設輸出扭轉為供應的一半"??
    意思是說1.Settling Time=1us,則SR=0.1us嗎??(SR單位不是V/us) 感覺怪怪的。
                2."輸出扭轉為供應的一半"這指的是什麼意思??

TITANorz

我也是初學者

我說說我的看法

(1)我也是這樣算的所以沒錯吧。VSD(sat)就是Simth講的Overdrive-Voltage

這個值一般是0.1~0.3都有，值越小增益越容易做高，當然，會跟頻寬互相限制。
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而且每顆電晶體依照它需要貢獻給電路的特性不同，它的Overdrive也會不同。

(2)以Two-stage來講的話，我都會把Vout的DC電壓盡量設計成0V，減少System-Offset。
: |( W$ \0 {) M2 E8 |6 ^
2 r9 `- S* F( g: z: C4 ^: w而且因為大的VDS會拉高ro，所以增益也會拉高。
# w- s/ V8 U) U1 f
Vout範圍的話我都是抓VDD-VSD6(sat)<=Vout<=VSS+VDS7(sat)，但實際模擬會超過這個值。
2 m  m0 F/ Y5 U+ f3 |
, O) L5 [' \( z(3) 1. 十倍快應該是Settling Time=1us，則SR=10V/us

6 o& @) j0 L* M8 E$ `5 n) e; K     2. 這個意思應該是說，輸出電壓的擺幅是供應電壓的一半。比如說，VDD=2V、VSS=-2V，
: F9 {/ o' [# P) H+ y# |9 I$ C            那Vout的swing就是-1V~+1V，其實就是說你加入的Step的Swing是-1V~+1V。(我想啦~)

5 m* V' l& X5 J# h# ^3 n- z. G! o  o: _以上，如有謬誤請不吝指教

st80069

關於第二點的部分，Vout的範圍如樓上大大說的一樣，可以手算或lis裡面看~
0 u. L4 K9 Q' Q& v不過也有模擬的方法，就allen裡面的將OP接10R電阻負迴授，R電阻兩端接OP附端及VDD/2，
: c9 B6 P: S* ]& U+ J" ~OP正端swing從0跑到VDD模擬~
$ W7 w+ b+ e) j( m1 A( ?也可以知道Vout的範圍~
8 J& W3 P/ m, K+ y! C; n4 _
個人心得：跑過認為Vout的範圍應該主要確定OP每個Vout電壓都能要sat就好了

li202

OP的Vout是受回授應用決定.那算是交流特性,不是偏壓直流特性
" c- I" Q3 s( R. g9 u' d& W偏壓直流特性要把回授打斷,單純去看Vout的DC偏壓,一般而言,
/ q1 i# z5 k( T0 G0 [0 u+ aVot若是PMOS與NMOS都是集級對集級的設計
3 {( A! ~- v' d5 g' ~) K# ]DC偏點不是0V就是VDD,如果有一端是源級,才會有固定的偏壓點

jackrabbit

補充一點, 二樓講的V overdrive 跟 Vdsat其實是兩回事
V overdrive 單純指 Vgs超過Vth多少, 是在講gate oxide下會有多strong inversion
而Vdsat是指 Vds最小多少會保持在saturation region, 可以簡單看成pinch-off的點
4 J7 ^5 v& ?" z+ q5 s7 w+ t- O/ g至於教科書上為什麼常會把這兩個詞通用, 是因為所使用的MOS model緣故
把書上liner跟 saturation region的 Id取等號(boundary condition), 會得到Vdsat=Vgs-Vth
但事實上這兩個詞是指兩件不同的事! 從字面看也知道不同, 其背後的含義要花點時間才解釋得完....
  Z+ I& z' Y8 B) T5 s. u/ l  h以前在國外上課教授會特別強調這一點, 這我大學時也沒注意到~~
如果你run hspice, 開.lis出來看, 會發現 Vod跟Vdsat值是不同的!

jackrabbit

再回答一下1 2 點, 第3點我覺得是中譯本的問題, 等晚點有翻到原文之後再答
) e( C1 u; l5 `) s: g* g1) ICMR是以保持在saturation region為考量定義出來的, 所以會有你列的那兩個式子, 就式子而言它取的是max/min, 所以Vgs3帶min值=Vthn, Vdsat(m5)就要看你的設計, 建議用模擬才準, 純分析就用0.1~0.3吧!! 這個值要設計在多少又是個大哉問, 會影響到你current matching的好壞! 另外當Vds5<vdsat(m5)時, m5輸出電流會變小(進入linear), 這時你OP的特性會改變, 因為gm變了! 所以才會希望input不要超過vinmax, 你要超過不是不行, 但至少要保證M1 能on起來~ 同理以這架構而言Vinmin實際上是最負的supply電壓, 但那時P input 可能會進到linear(看你怎麼設計input級), 又會跟你假設的saturation條件出現差異....
4 H5 }7 r8 K2 e0 {3 d, i
0 k7 [6 K( ?# c3 M" X2 \# k% E2) Vout範圍如何決定? 還是看應用需求, 最直接的考量是輸出波型會不會失真~ 二樓說的那個各減一個Vdsat是指output swing最大在這個範圍內不會失真(但實際上swing越接近兩個boundary,特性還是會跟在中點時有差異...), 模擬的確可以看到比這個範圍大, 意思是你輸出級的MOS壓進linear region而已~

你的問題每個人都經歷過, 書上教的是分析, 電路已經在那裡了, 他只是告訴你為什麼這麼做
3 n7 Z' O9 [4 }* N# `, f所以我們學到的是電路分析, 不是設計!
( Z! d/ F+ A) t/ G- z設計剛好是反過來, 你要先知道需求是什麼, 再做出符合需求的電路, 是你要告訴別人為什麼~
1 v; g0 u/ Z  P  o6 ?0 }+ Q3 ~5 G至於每個參數要訂多少決定於你的應用, 那些數字都是有原因的!
0 K" m' z! P2 O, ~- G5 d實作上完全是做tradeoff的藝術, 只要你可接受就堪用!!
% A+ |& L3 }+ ^9 ~: ^+ A最好的狀況當然是操作在ideal case, 但進入linear有沒有關係? 看對整個系統影響多大決定!
2 N% t7 T! k% S7 X若是以練功為出發點, 還是建議先follow書上的, 搞懂每個變化造成的影響, 再來想堪用不堪用的事~

deltachen

非常感謝大大的分享
, U7 L. [2 x  \; H/ W  U6 W7 D9 ^增進知識
8 E# j3 ~! {& a8 n) F- p. z感謝大大喔
* s/ X: v* |/ \+ L, o# J2 w造就大家喔

jsp0520

在舊製程即長通道(.5以上)的Vdsat大約會等於Vov
但在新製程下此近似的差距會越來越大

2 |% Z8 z( }, E; dvdsat會略小於Vov

spring30467

看chip123長知識 感謝分享

bossen777

謝謝各位大大無私的分享，感恩

gav253886

推一下jackrabbit大大太強大了