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好多的問題~~~
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1. std_logic_vector 跟bit_vector都可以宣告一維變數或信號, 只是. M, g, o8 X3 b# Q/ R
std_logic_vector 可支援unknow, don't care, weak high, weak low, 1, 0, tri-state.... l* a3 w" X0 ^3 B
bit_bector好像只能支援, '1', '0' , 'X', 'Z'的樣子, 有點忘了, 不過差不多是這個樣子
9 D- ?0 y6 G* {9 k, m這些東東都宣告在1164 package內
- o/ d* d( R- ?6 Y! J( }9 B/ B' y" K) J# c3 g
2. 1個bit時請用單引號, 超過1個bit時請用雙引號0 c# ?8 b! H/ ~& h" e5 R
, ^0 x3 U. O( n4 C% b
3. 1164宣告了信號的基本屬性, 所以引用這個package是最基本的.
' c- E! ?8 \+ w& A
@9 }% O- E4 w, ~- h4. constant宣告了常數, signal跟variable宣告了設計中wire (reg)的信號, 在宣告時給veriable跟signal初始值意義不太, 只能在模擬時使用, 對合成沒有幫助9 O" ?4 N! m6 d$ b5 Y( d
4 j& t& D/ c7 D# D/ J8 q
5. ()只會影響合成時的優先順序, 有時為了增加程式可讀性或者不確定合成結果時會用(), 會好一些# Y: G" z% ?6 E9 H) N& Q6 P
b5 U& F! `1 c# ]: X7 l
以上, 希望有幫助 |
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