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好多的問題~~~
3 X, E' u3 [, d2 t& [- d( L1 ^; M& a& B3 u, C
1. std_logic_vector 跟bit_vector都可以宣告一維變數或信號, 只是
% v7 D4 E" ]* Q% b) o. |5 Astd_logic_vector 可支援unknow, don't care, weak high, weak low, 1, 0, tri-state...: R4 c! z' y' C4 D' h) b( m
bit_bector好像只能支援, '1', '0' , 'X', 'Z'的樣子, 有點忘了, 不過差不多是這個樣子8 C D1 | L7 o e8 n9 ~
這些東東都宣告在1164 package內. {/ |! p! g* d! [: R. g- M( n
1 C/ V2 x+ b, O% U2. 1個bit時請用單引號, 超過1個bit時請用雙引號: w8 `( r* ?4 E) R- `
/ C N# k' O4 n3. 1164宣告了信號的基本屬性, 所以引用這個package是最基本的.
: Q- P I1 s* z0 y
8 R9 r) s* G& ~( U5 ^% ]0 x4. constant宣告了常數, signal跟variable宣告了設計中wire (reg)的信號, 在宣告時給veriable跟signal初始值意義不太, 只能在模擬時使用, 對合成沒有幫助
' U: y* L' `" f8 \8 I3 t/ S2 _' t
9 ?/ F$ \0 J: }5 J4 _) t5. ()只會影響合成時的優先順序, 有時為了增加程式可讀性或者不確定合成結果時會用(), 會好一些
6 e: C7 \7 ?5 k0 _- d8 ` ]; L: g& H5 E, L: u1 E, ^$ B( d/ a
以上, 希望有幫助 |
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