請教有關調folding_cascode 放大器的訣竅

st80069

+ c# e% V# r, A上面是在下正在做的差動放大器，正遇到瓶頸中...冏
" ~2 i5 M6 Y4 w. W9 N1 `/ W在下初入門，設計跟理論之間有極大的差距.....
# [( K" g  |7 U: u+ O# S在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

4 D& _; Y% m+ w/ {$ d+ w增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
7 C5 o, r1 u4 n- n在下使用的是65nm的製程，所以VDD是1.2V，
8 f2 F1 |& g. o7 l7 A1 |3 S9 b而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
2 J% H# G& [9 D
: f$ b  U' x$ {7 h( Z  \所以有幾個問題跟訣竅想請教各位大大，
# u8 f% Y/ h5 j3 N1.VCM的值真的需要固定在VDD的一半嗎??

2 A. A, J, A, X  U: g6 x" ?) n2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
/ I/ `5 B: P- B( U
0 m1 B1 [3 `9 r# L3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

" P* e; P+ X2 L6 |) y6 I2 j% \大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
) x2 q: e' `2 A) T" d  l* U希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
: k+ d& E% l( c

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
.lib 'xxxxx.lib' TT
) v8 J" Z+ j$ W4 E.unprot
; `% F6 h: h& k. u' e, V.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
*****************
VDD vdd gnd! 1.2V

" }! |. ?2 ~0 |VB1 vb1 gnd! 0.74v
1 l" f. ]$ W7 x# ?VB2 vb2 gnd! 0.4v
' e- \2 @( @  E9 Z' ^& MVB3 vb3 gnd! 0.38v

VCM vcm gnd! dc 0.6v
  {' y; q/ F6 p! r4 }VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
0 @* p% Y+ ^4 w: v0 w( e*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
+ s, ^% @1 ]* n" V7 v0 q2 {EIN- in- vcm vd gnd! -0.5
# b3 [1 Z% M  S*****************
) a3 d9 @% }6 C0 [/ \& Z
! V2 n) h8 \% ^2 j$ m' D: B/ \% M* jM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
8 D# {; ]3 |8 c) C$ bM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
. u( |# A: K. q) u$ RM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
' K' N  u& |& i8 H1 W% E: `: d5 q$ GM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
4 c7 p" T- x; v  Y* F% t! yM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

0 e$ I, }5 g! Y3 k+ s' O***********analysis*************
# b1 w5 |( |# v8 c************output**************
$ N2 }4 [. H; V/ N; S.op
.option post
.tf v(nout) vd
.end
8 V$ P+ P+ L- ~
3 t: r6 p. H* t      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
7 C# A/ x$ B! O. v/ L; @      output resistance at v(nout)             =    1.0725x
- ]% s, \' n- h  p& H增益只有115.... 要怎麼才能升到1k以上勒??

' `2 h2 e% u- X6 c. t; I[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
0 t/ N: o+ b+ _" i6 o; M- q0 U: B. g因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
4 [. Q1 f6 B9 i, W; v結果反而調不出我要的值，
; Z: w% c: B8 G! V% O小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手

; q% x. Q; d9 y; q' C
多虧有vince大大的肯定，小弟才敢放手去做
2 X4 m" ~  C1 e2 g- ^+ O2 \1 k
不過，現在卻又遇到個難題，
8 t6 K2 @  U) e1 O2 H電壓值該怎麼調，或者W/L該怎麼分配，
6 H/ a7 n' M! e$ M才能讓Mdrive的部份便成SATURATION??
9 `1 E$ I: P, n: W調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
, X% Y% H: c# T0 T8 O2 h看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
+ ]/ N* n1 G" a2 x因為看起來是IC內部的power
需要多少電流?
regulator 的load regulation spec是多少?
第一級OP bias電流多少?
- w9 h" }- Z' ^4 P: ]2 E這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
% @7 M. j' W# {  E0 t# q回vince大大，
, p# z; v* }+ [: K3 L- Z4 t1 [* sload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
- _( V+ e8 h0 c$ m% a2 t& O所以...就想說先以增益為目標....

6 c3 ?' m* y$ T4 I3 r9 l; N4 k[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
# D1 I/ H. S) q( G. o9 t! ~7 b" J" S感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
: f/ Z  k$ {! z2 m) J- b# v而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
- p; a' q% c; _2 h, y, J   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
$ h# F% X2 f: k; m; A3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
5 T7 B& k: z/ n4. 如果你是學生  而這個不是你論文的主要部分
" c) W2 C* N2 I, h, `0 M3 g7 c   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
! C9 ^5 W' d1 C0 h   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
1 |: g& _. O. E' j# e5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
  ^) w& J& W8 W! z6 Z2 e7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
# Q9 x* P8 m' |* E8 M2 ~% ?不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
0 u( K3 ~5 K4 C我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
" h, ^' [) e6 W2 t7 M- \而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
+ L  m$ ]3 R7 U0 y除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
$ \! |9 e; @1 i$ i; k: |小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
/ x1 U1 P' N. k: X4 u, B& F4 E9 q/ X
[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
" }3 j: |6 m' S話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
  n% `. D) P, J; N我重新再重推做一次...

* k  s2 p) P' @, M[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
3 u7 m% B- ?$ E0 ]**** 本內容被作者隱藏 *****

" k9 o. H( r# I3 Iregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
: O: j4 p6 s: n. |8 l# m% j 要錢以後再說。

' v$ V' y; p, z# T. A2 E[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
6 O+ @; N0 c4 }( f, ~8 b- ?咦?
, F% o& A1 m  ~; l8 p) m# A話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
; c3 Y1 ?' z7 ofinster大大說的....是指沒有MD和MC時的設計嗎??
/ Y' F5 v# ?5 J, M) ]: s& Q恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

: l6 f1 l7 N) a+ }
9 ]) |9 g1 A* C) ?2 K
不了解你指的MD和MC的縮寫意思
# e; `3 q  C* A1 G0 |+ ]; D我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
9 _5 }  {2 l4 d6 y- p4 w+ v( L8 h因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
$ \8 J& l1 e* m& ?) |小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
: J7 A+ V  }" k: A& E  [2 e看finster大大的解說，
4 F( Z+ T1 ]1 C# o: j發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
5 j7 F% k* k8 l! h
! [  T1 t, Z8 @% b從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
( v6 w7 J, J5 V& C( i
& r9 @' M7 W' ~# F恩.....原來如此...
3 d& I; c0 D& a* {$ d今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
* M- u: S6 n; K& E也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
6 x6 d' [7 a- t真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
$ f$ D: M3 _. y$ t! C+ E, p6 j大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
/ Q5 F+ X( l# a1 l7 w" t喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
( l, O1 C& ~& U# Y; J! K5 J4 m小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
, Z6 F/ I3 `  ?1 n9 m  z7 [6 W看finster大大的解說，
發現OP的學問，還真是多....
8 a3 U/ [4 p2 o7 ^( P唉...小 ...

4 l. D) m( }2 ]9 |3 D" ~2 @/ j

我想,你有點誤會我的意思了
( I; V$ O. Q7 ~( V/ S' y在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
9 r# z0 E) q. e) t0 g; ?3 B而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

+ g8 U. {8 Q( a5 V- p5 l嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
" U4 _. F0 O8 m6 P& `, b哀....然後面積就變得超大超大....